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1. (WO2018063827) RESET SEQUENCING FOR REDUCING NOISE ON A POWER DISTRIBUTION NETWORK
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Pub. No.:    WO/2018/063827    International Application No.:    PCT/US2017/051840
Publication Date: 05.04.2018 International Filing Date: 15.09.2017
IPC:
G06F 17/50 (2006.01)
Applicants: ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, California 95134 (US)
Inventors: JONES, Jakob Raymond; (US).
HOANG, Tim Tri; (US).
WANG, Ben Chunben; (US)
Agent: OSTERHAUS, Matthew G.; (US).
FLETCHER, Michael G.; (US).
YODER, Patrick S.; (US).
MANWARE, Robert A.; (US).
POWELL, W. Allen; (US).
SWANSON, Tait R.; (US).
RARIDEN, John M.; (US).
SINCLAIR, JR., Steven J.; (US).
DOOLEY, Matthew C.; (US).
KANTOR, Andrew L.; (US).
HENWOOD, Matthew C.; (US)
Priority Data:
15/277,414 27.09.2016 US
Title (EN) RESET SEQUENCING FOR REDUCING NOISE ON A POWER DISTRIBUTION NETWORK
(FR) SÉQUENCEMENT DE RÉINITIALISATION POUR RÉDUIRE LE BRUIT SUR UN RÉSEAU DE DISTRIBUTION D'ÉNERGIE
Abstract: front page image
(EN)A computer-implemented method includes receiving a first circuit design for an integrated circuit device, determining when multiple power-drawing events are to occur at substantially the same time via one or more circuitry components of the integrated circuit device, which would have a disruptive effect on a power distribution network of the integrated circuit device, based on the first circuit design, and generating logic that schedules the more than one event so that the more than one event do not occur simultaneously. The logic is included in an event sequencer. The method also includes inserting the event sequencer into the first circuit design during compilation to create a second circuit design and outputting the second circuit design to be implemented on the integrated circuit device.
(FR)L'invention concerne un procédé mis en œuvre par ordinateur, comprenant les étapes consistant à recevoir une première conception de circuit pour un dispositif à circuit intégré, à déterminer un cas où des événements multiples d'appel de puissance sont appelés à survenir sensiblement au même instant via un ou plusieurs composants de circuiterie du dispositif à circuit intégré, ce qui aurait un effet perturbateur sur un réseau de distribution d'énergie du dispositif à circuit intégré, d'après la première conception de circuit, et à générer une logique qui planifie la pluralité d'événements de telle sorte que la pluralité d'événements n'ait pas lieu simultanément. La logique est comprise dans un séquenceur d'événements. Le procédé comprend également les étapes consistant à insérer le séquenceur d'événements dans la première conception de circuit pendant la compilation pour créer une deuxième conception de circuit et à délivrer la deuxième conception de circuit en vue de sa mise en œuvre sur le dispositif à circuit intégré.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)