WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2018063742) COMPENSATION OF A FREQUENCY DISTURBANCE IN A DIGITAL PHASE LOCK LOOP
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2018/063742    International Application No.:    PCT/US2017/049985
Publication Date: 05.04.2018 International Filing Date: 02.09.2017
IPC:
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: TERTINEK, Stefan; (AT)
Agent: GRANGE, Kevin O.; (US).
PORTNOVA, Marina; (US)
Priority Data:
15/278,830 28.09.2016 US
Title (EN) COMPENSATION OF A FREQUENCY DISTURBANCE IN A DIGITAL PHASE LOCK LOOP
(FR) COMPENSATION DE PERTURBATION DE FRÉQUENCE DANS UNE BOUCLE À VERROUILLAGE DE PHASE NUMÉRIQUE
Abstract: front page image
(EN)A user equipment (UE) to compensating for the frequency disturbance. The apparatus may include baseband circuitry and radio frequency (RF) circuitry. The baseband circuitry may detect a request for connectivity circuitry to perform an operation that generates a signal creating a frequency disturbance at the RF circuitry and send operation information indicating a type of the operation to radio frequency (RF) circuitry. The RF circuitry may include a processor and a phase lock loop (PLL) subsystem. The processor may receive the operation information; determine timing information correlating to the operation information; and send the timing information to a phase lock loop (PLL) subsystem indicating the type of the operation and a time of the operation. The PLL subsystem may generate an inverse signal to compensate for the frequency disturbance.
(FR)La présente invention concerne un équipement d’utilisateur (UE) compensant une perturbation de fréquence. L’appareil peut inclure des circuits de bande de base et des circuits radiofréquences (RF). Les circuits de bande de base peuvent détecter une demande pour que des circuits de connectivité réalisent une opération qui génère un signal créant une perturbation de fréquence dans les circuits RF et envoient aux circuits RF des informations d’opération indiquant un type de l’opération. Les circuits RF peuvent inclure un processeur et un sous-système de boucle à verrouillage de phase (PLL). Le processeur peut : recevoir les informations d'opération ; déterminer des informations de synchronisation corrélant les informations d’opération ; et envoyer les informations de synchronisation à un sous-système de boucle à verrouillage de phase (PLL) indiquant le type de l’opération et un moment de l’opération. Le sous-système de PLL peut générer un signal de polarité inverse pour compenser la perturbation de fréquence.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)