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1. (WO2018063409) VERTICAL GROUP III-N DEVICES AND THEIR METHODS OF FABRICATION
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Pub. No.: WO/2018/063409 International Application No.: PCT/US2016/055059
Publication Date: 05.04.2018 International Filing Date: 30.09.2016
IPC:
H01L 29/778 (2006.01) ,H01L 29/78 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: DASGUPTA, Sansaptak; US
THEN, Han Wui; US
RADOSAVLJEVIC, Marko; US
AGABABOV, Pavel M.; US
Agent: BRASK, Justin, K.; US
Priority Data:
Title (EN) VERTICAL GROUP III-N DEVICES AND THEIR METHODS OF FABRICATION
(FR) DISPOSITIFS VERTICAUX DU GROUPE III-N ET LEURS PROCÉDÉS DE FABRICATION
Abstract: front page image
(EN) A semiconductor transistor structure is described. In an example, the semiconductor transistor includes a group III-N semiconductor material disposed on a doped buffer layer, above a substrate. A polarization charge inducing layer is disposed on and conformal with the sloped sidewalls and a planar uppermost surface of the group III-N semiconductor material. A gate structure is disposed on the sloped sidewalls. A source contact is formed on an uppermost portion of the polarization charge inducing layer. A drain region is formed adjacent to the doped buffer layer. An insulator layer is disposed on the drain region and separates the gate structure from the drain region.
(FR) L’invention concerne une structure de transistor à semi-conducteur. Selon un exemple, le transistor à semi-conducteur comprend un matériau semi-conducteur du groupe III-N disposé sur une couche tampon dopée, au-dessus d'un substrat. Une couche induisant une charge de polarisation est disposée de façon à s'y conformer sur les parois latérales inclinées, ainsi que sur une surface supérieure plane du matériau semi-conducteur du groupe III-N. Une structure de grille est disposée sur les parois latérales inclinées. Un contact de source est formé sur une partie supérieure de la couche d'induction de charge de polarisation. Une zone de drain est formée adjacente à la couche tampon dopée. Une couche isolante est disposée sur la zone de drain et sépare la structure de grille de la zone de drain.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)