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1. (WO2018063337) VIAS AND GAPS IN SEMICONDUCTOR INTERCONNECTS
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Pub. No.:    WO/2018/063337    International Application No.:    PCT/US2016/054818
Publication Date: 05.04.2018 International Filing Date: 30.09.2016
IPC:
H01L 21/768 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: LIN, Kevin; (US).
CHANDHOK, Manish; (US)
Agent: GRIFFIN, III, Malvern U.; (US).
CHAN, Christopher J.; (US).
WARREN, Daniel J.; (US).
PAPPAS, Peter G.; (US).
KING, Kevin W.; (US).
WARREN, William L.; (US).
WIGLEY, David E.; (US).
ARONSON, Joshua B.; (US).
FREDRICH, Stacy D.; (US).
CLINE, James; (US).
SPIER, Jeremy D.; (US).
BAKHSH, Umar R.; (US).
ZOGAIB, Nash; (US).
HANNON, James M.; (US).
NARVAEZ, Gustavo A.; (US)
Priority Data:
Title (EN) VIAS AND GAPS IN SEMICONDUCTOR INTERCONNECTS
(FR) TROUS D'INTERCONNEXION ET ESPACES DANS DES INTERCONNEXIONS DE SEMI-CONDUCTEURS
Abstract: front page image
(EN)Systems and methods for maskless gap (for example, air gap) integration into multilayer interconnects having one or more interconnect lines (for example, metal interconnect lines) embedded in a dielectric layer of the interconnects are described. In various embodiments, the described systems and methods may serve to reduce electrical shorting between adjacent vias in the interconnects. In one embodiment, a spacer layer may be provided to mask portions of an interlayer dielectric (ILD) in the interconnect. These masked portions of the ILD can protect regions between adjacent interconnect lines (for example, metal interconnect lines) from electrical shorting during subsequent metal layer depositions, for example, during a fabrication sequence of the interconnects. Further, the vias may enclose a gap (for example, an air gap) without the need for additional masking steps. Further, such gaps may be inherently self-aligned to the vias and/or spacer layers. Moreover, the gaps may act to reduce capacitance and thereby increase the performance (circuit timing, power consumption, etc.) of the interconnect.
(FR)L'invention concerne des systèmes et des procédés pour l'intégration d'espace (un entrefer, par exemple) sans masque dans des interconnexions multicouches comprenant au moins une ligne d'interconnexion (une ligne d'interconnexion métallique, par exemple) incorporée dans une couche diélectrique des interconnexions. Dans divers modes de réalisation, les systèmes et procédés selon l'invention peuvent permettre de réduire un court-circuit électrique entre des trous d'interconnexion adjacents dans les interconnexions. Dans un mode de réalisation, une couche d'espacement peut être disposée pour masquer des parties d'un diélectrique intercouches (ILD) dans l'interconnexion. Ces parties masquées de l'ILD peuvent protéger des zones situées entre des lignes d'interconnexion adjacentes (des lignes d'interconnexion métalliques, par exemple) contre un court-circuit électrique pendant des dépôts de couche métallique ultérieurs, par exemple, durant une séquence de fabrication des interconnexions. En outre, les trous d'interconnexion peuvent renfermer un espace (un entrefer, par exemple) sans que des étapes de masquage supplémentaires soient nécessaires. En outre, ces espaces peuvent être intrinsèquement auto-alignés avec les trous d'interconnexion et/ou les couches d'espacement. De plus, les espaces peuvent servir à réduire la capacité, ce qui augmente les performances (synchronisation de circuit, consommation d'énergie, etc.) de l'interconnexion.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)