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1. (WO2018063301) TRANSISTORS INCLUDING SOURCE/DRAIN EMPLOYING DOUBLE-CHARGE DOPANTS
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Pub. No.:    WO/2018/063301    International Application No.:    PCT/US2016/054709
Publication Date: 05.04.2018 International Filing Date: 30.09.2016
IPC:
H01L 29/78 (2006.01), H01L 29/66 (2006.01), H01L 29/417 (2006.01), H01L 29/423 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: GLASS, Glenn A.; (US).
MURTHY, Anand S.; (US).
GHANI, Tahir; (US)
Agent: BRODSKY, Stephen I.; (US)
Priority Data:
Title (EN) TRANSISTORS INCLUDING SOURCE/DRAIN EMPLOYING DOUBLE-CHARGE DOPANTS
(FR) TRANSISTORS COMPRENANT UNE SOURCE/DRAIN EMPLOYANT DES DOPANTS À DOUBLE CHARGE
Abstract: front page image
(EN)Techniques are disclosed for forming transistors including source and drain (S/D) regions employing double-charge dopants. As can be understood based on this disclosure, the use of double-charge dopants for group IV semiconductor material (e.g., Si, Ge, SiGe) either alone or in combination with single-charge dopants (e.g., P, As, B) can decrease the energy barrier at the semiconductor/metal interface between the source and drain regions (semiconductor) and their respective contacts (metal), thereby improving (by reducing) contact resistance at the S/D locations. In some cases, the double-charge dopants may be provided in a top or cap S/D portion of a given S/D region, for example, so that the double-charge doped S/D material is located at the interface of that S/D region and the corresponding contact. The double-charge dopants can include sulfur (S), selenium (Se), and/or tellurium (Te). Other suitable group IV material double-charge dopants will be apparent in light of this disclosure.
(FR)L'invention concerne des techniques de formation de transistors comprenant des régions de source et de drain (S/D) utilisant des dopants à double charge. Comme on peut le comprendre sur la base de cette invention, l'utilisation de dopants à double charge pour matériau semi-conducteur du groupe IV (par ex., Si, Ge, SiGe) seuls ou en combinaison avec des dopants à charge unique (par ex., P, As,B) peut diminuer la barrière d'énergie au niveau de l'interface semi-conducteur/métal entre les régions de source et de drain (semi-conducteur) et leurs contacts respectifs (métal), ce qui permet d'améliorer (en réduisant) la résistance de contact aux emplacements S/D. Dans certains cas, les dopants à double charge peuvent être disposés dans une partie supérieure ou une partie S/D d'une région S/D donnée, par exemple, de telle sorte que le matériau S/D dopé à double charge est situé au niveau de l'interface de cette région S/D et du contact correspondant. Les dopants à double charge peuvent comprendre du soufre (S), du sélénium (Se) et/ou du tellure (Te). D'autres dopants à double charge de matériau du groupe IV appropriés seront apparents à la lumière de la présente invention.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)