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1. (WO2018063263) PANEL LEVEL PACKAGING FOR MULTI-DIE PRODUCTS INTERCONNECTED WITH VERY HIGH DENSITY (VHD) INTERCONNECT LAYERS
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Pub. No.:    WO/2018/063263    International Application No.:    PCT/US2016/054559
Publication Date: 05.04.2018 International Filing Date: 29.09.2016
IPC:
H01L 23/00 (2006.01), H01L 23/48 (2006.01), H01L 23/498 (2006.01), H01L 23/525 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: PIETAMBARAM, Srinivas V.; (US).
BOYAPATI, Sri Ranga Sai; (US).
MAY, Robert A.; (US).
DARMAWIKARTA, Kristof; (US).
SOTO GONZALEZ, Javier; (US).
LIM, Kwangmo; (US)
Agent: BRASK, Justin, K.; (US)
Priority Data:
Title (EN) PANEL LEVEL PACKAGING FOR MULTI-DIE PRODUCTS INTERCONNECTED WITH VERY HIGH DENSITY (VHD) INTERCONNECT LAYERS
(FR) EMBALLAGE DE NIVEAU DE PANNEAU POUR PRODUITS À PUCES MULTIPLES INTERCONNECTÉS PAR DES COUCHES D'INTERCONNEXION À TRÈS HAUTE DENSITÉ (VHD)
Abstract: front page image
(EN)A foundation layer and methods of forming a conductive via are described. A die pad is formed over a die. A seed layer is deposited over the die pad and the foundation layer. A first photoresist layer is deposited over the seed layer, and the first layer is patterned to form a conductive line opening over the die pad. A conductive material is deposited into the conductive line opening to form a conductive line. A second photoresist layer is deposited over the first layer, and the second layer is patterned to form a via opening over the conductive line. The conductive material is deposited into the via opening to form the conductive via, where the conductive material only deposits on portions of exposed conductive line. The second and first layers are removed. Portions of exposed seed layer are recessed, and then a top surface of the conductive via is exposed.
(FR)L'invention concerne une couche de fondation et des procédés de formation d'un trou d'interconnexion conducteur. Une pastille de puce est formée sur une matrice. Une couche d’ensemencement est déposée sur le tampon de puce et la couche de fondation. Une première couche de résine photosensible est déposée sur la couche d'ensemencement, et la première couche est configurée pour former une ligne conductrice s'ouvrant sur la pastille de puce. Un matériau conducteur est déposé dans l'ouverture de ligne conductrice pour former une ligne conductrice. Une seconde couche de résine photosensible est déposée sur la première couche, et la seconde couche est configurée pour former une ouverture de trou d'interconnexion sur la ligne conductrice. Le matériau conducteur est déposé dans l'ouverture de trou d'interconnexion pour former le trou d'interconnexion conducteur, le matériau conducteur ne se déposant que sur des parties de la ligne conductrice exposée. Les seconde et première couches sont éliminées. Des parties de la couche d'ensemencement exposée sont en renfoncement, puis une surface supérieure du trou d'interconnexion conducteur est exposée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)