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1. (WO2018063248) GROUP III-V MATERIAL TRANSISTORS EMPLOYING NITRIDE-BASED DOPANT DIFFUSION BARRIER LAYER
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Pub. No.:    WO/2018/063248    International Application No.:    PCT/US2016/054461
Publication Date: 05.04.2018 International Filing Date: 29.09.2016
IPC:
H01L 29/78 (2006.01), H01L 29/66 (2006.01), H01L 29/417 (2006.01), H01L 21/8252 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: MOHAPATRA, Chandra S.; (US).
KENNEL, Harold W.; (US).
GLASS, Glenn A.; (US).
RACHMADY, Willy; (US).
MURTHY, Anand S.; (US).
DEWEY, Gilbert; (US).
KAVALIEROS, Jack T.; (US).
GHANI, Tahir; (US).
METZ, Matthew V.; (US).
MA, Sean T.; (US)
Agent: MALONEY, Neil F.; (US)
Priority Data:
Title (EN) GROUP III-V MATERIAL TRANSISTORS EMPLOYING NITRIDE-BASED DOPANT DIFFUSION BARRIER LAYER
(FR) TRANSISTORS EN MATÉRIAU DU GROUPE III-V UTILISANT UNE COUCHE BARRIÈRE DE DIFFUSION DE DOPANT À BASE DE NITRURE
Abstract: front page image
(EN)Techniques are disclosed for forming group III-V material transistors employing nitride-based dopant diffusion barrier layers. The techniques can include growing the dilute nitride-based barrier layer as a relatively thin layer of III-V material in the sub-channel (or sub-fin) region of a transistor, near the substrate/III-V material interface, for example. Such a nitride-based barrier layer can be used to trap atoms from the substrate at vacancy sites within the III-V material. Therefore, the barrier layer can arrest substrate atoms from diffusing in an undesired manner by protecting the sub-channel layer from being unintentionally doped due to subsequent processing in the transistor fabrication. In addition, by forming the barrier layer pseudomorphically, the lattice mismatch of the barrier layer with the sub-channel layer in the heterojunction stack becomes insignificant. In some embodiments, the group III-V alloyed with nitrogen (N) material may include an N concentration of less than 5, 2, or 1.5 percent.
(FR)L'invention concerne des Techniques de formation de transistors en matériau du groupe III-V utilisant des couches barrières de diffusion de dopant à base de nitrure. Les techniques peuvent comprendre la croissance de la couche barrière à base de nitrure dilué en tant que couche relativement mince de matériau III-V dans le sous-canal (ou sous-ailette) de région d'un transistor, à proximité de l'interface de matériau substrat/III-V, par exemple. Une telle couche barrière à base de nitrure peut être utilisée pour piéger des atomes du substrat au niveau de sites de lacune dans le matériau III-V. Par conséquent, la couche barrière peut arrêter des atomes de substrat de se diffuser de manière non souhaitée en protégeant la couche de sous-canal d'être intentionnellement dopée en raison d'un traitement ultérieur dans la fabrication de transistor. De plus, en formant la couche barrière de manière pseudomorphiqueme, le désaccord de réseau de la couche barrière avec la couche de sous-canal dans la pile à hétérojonction devient insignifiant. Dans certains modes de réalisation, le groupe III-V allié à un matériau à base d'azote (N) peut comprendre une concentration N inférieure à 5, 2 ou 1,5 pour cent.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
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Publication Language: English (EN)
Filing Language: English (EN)