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1. (WO2018063196) SYSTEMS, METHODS, AND APPARATUSES FOR IMPLEMENTING REDUCED HEIGHT SEMICONDUCTOR PACKAGES FOR MOBILE ELECTRONICS
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Pub. No.: WO/2018/063196 International Application No.: PCT/US2016/054223
Publication Date: 05.04.2018 International Filing Date: 28.09.2016
IPC:
H01L 25/065 (2006.01) ,H01L 23/31 (2006.01) ,H01L 23/498 (2006.01) ,H01L 23/00 (2006.01)
Applicants: INTEL IP CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: SEIDEMANN, Georg; DE
WAGNER, Thomas; DE
REINGRUBER, Klaus; DE
WAIDHAS, Bernd; DE
WOLTER, Andreas; DE
Agent: BRASK, Justin, K.; US
Priority Data:
Title (EN) SYSTEMS, METHODS, AND APPARATUSES FOR IMPLEMENTING REDUCED HEIGHT SEMICONDUCTOR PACKAGES FOR MOBILE ELECTRONICS
(FR) SYSTÈMES, PROCÉDÉS ET APPAREILS DE MISE EN ŒUVRE DE BOÎTIERS DE SEMI-CONDUCTEUR À HAUTEUR RÉDUITE DESTINÉS À DES DISPOSITIFS ÉLECTRONIQUES MOBILES
Abstract: front page image
(EN) In accordance with disclosed embodiments, there are provided methods, systems, and apparatuses for implementing reduced height semiconductor packages for mobile electronics. For instance, there is disclosed in accordance with one embodiment a stacked die package having therein a bottom functional silicon die; a recess formed within the bottom functional silicon die by a thinning etch partially reducing a vertical height of the bottom functional silicon die at the recess; and a top component positioned at least partially within the recess formed within the bottom functional silicon die. Other related embodiments are disclosed.
(FR) Des modes de réalisation de la présente invention concernent des systèmes, des procédés et des appareils de mise en œuvre de boîtiers de semi-conducteur destinés à des dispositifs électroniques mobiles. Par exemple, l'invention concerne, selon un mode de réalisation, un boîtier de puces empilées renfermant une puce de silicium fonctionnelle inférieure ; un évidement formé à l'intérieur de la puce de silicium fonctionnelle inférieure par une gravure d'amincissement réduisant partiellement une hauteur verticale de la puce de silicium fonctionnelle inférieure au niveau de l'évidement ; et un composant supérieur positionné, au moins en partie, à l'intérieur de l'évidement formé à l'intérieur de la puce de silicium fonctionnelle inférieure. L'invention concerne également d'autres modes de réalisation associés.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)