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1. (WO2018057226) PROGRAMMABLE NEURON CORE WITH ON-CHIP LEARNING AND STOCHASTIC TIME STEP CONTROL
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Pub. No.: WO/2018/057226 International Application No.: PCT/US2017/048501
Publication Date: 29.03.2018 International Filing Date: 24.08.2017
IPC:
G06N 3/063 (2006.01) ,G06N 3/08 (2006.01) ,G11C 11/54 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: KUMAR, Raghavan; US
CHEN, Gregory K.; US
SUMBUL, Huseyin Ekin; US
KNAG, Phil; US
Agent: PORTNOVA, Marina; US
GREENE, Nathan; US
ANDREEV, Dmitry; US
Priority Data:
15/276,11126.09.2016US
Title (EN) PROGRAMMABLE NEURON CORE WITH ON-CHIP LEARNING AND STOCHASTIC TIME STEP CONTROL
(FR) NOYAU DE NEURONES PROGRAMMABLES AVEC APPRENTISSAGE SUR PUCE ET COMMANDE STOCHASTIQUE DE SAUT DE TEMPS
Abstract: front page image
(EN) An integrated circuit (IC), as a computation block of a neuromorphic system, includes a time step controller to activate a time step update signal for performing a time-multiplexed selection of a group of neuromorphic states to update. The IC includes a first circuitry to, responsive to detecting the time step update signal for a selected group of neuromorphic states: generate an outgoing data signal in response to determining that a first membrane potential of the selected group of neuromorphic states exceeds a threshold value, wherein the outgoing data signal includes an identifier that identifies the selected group of neuromorphic states and a memory address (wherein the memory address corresponds to a location in a memory block associated with the integrated circuit), and update a state of the selected group of neuromorphic states in response to generation of the outgoing data signal.
(FR) Un circuit intégré (IC), en tant que bloc de calcul d'un système neuromorphique, comprend un contrôleur de saut de temps pour activer un signal de mise à jour de saut de temps afin d'effectuer une sélection multiplexée dans le temps d'un groupe d'états neuromorphiques à mettre à jour. Le CI comprend un premier ensemble de circuits permettant de, en réponse à la détection du signal de mise à jour de saut de temps pour un groupe sélectionné d'états neuromorphiques, générer un signal de données sortant en réponse à la détermination qu'un premier potentiel de membrane du groupe sélectionné d'états neuromorphiques dépasse une valeur seuil, le signal de données sortant comprenant un identifiant qui identifie le groupe sélectionné d'états neuromorphiques et une adresse mémoire (l'adresse mémoire correspondant à un emplacement dans un bloc mémoire associé au circuit intégré), et mettre à jour un état du groupe sélectionné d'états neuromorphiques en réponse à la génération du signal de données sortant.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)