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1. (WO2018057127) REDUCED FLOATING-POINT PRECISION ARITHMETIC CIRCUITRY
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Pub. No.:    WO/2018/057127    International Application No.:    PCT/US2017/045399
Publication Date: 29.03.2018 International Filing Date: 04.08.2017
IPC:
G06F 7/483 (2006.01)
Applicants: ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, CA 95134-1941 (US)
Inventors: LANGHAMMER, Martin; (GB)
Agent: OSTERHAUS, Matthew G; (US)
Priority Data:
15/272,231 21.09.2016 US
Title (EN) REDUCED FLOATING-POINT PRECISION ARITHMETIC CIRCUITRY
(FR) CIRCUITS ARITHMÉTIQUES DE CALCUL À VIRGULE FLOTTANTE EN PRÉCISION RÉDUITE
Abstract: front page image
(EN)The present embodiments relate to performing reduced- precision floating-point arithmetic operations using specialized processing blocks with higher-precision floating-point arithmetic circuitry. A specialized processing block may receive four floating-point numbers that represent two single-precision floating-point numbers, each separated into an LSB portion and an MSB portion, or four half-precision floating-point numbers. A first partial product generator may generate a first partial product of first and second input signals, while a second partial product generator may generate a second partial product of third and fourth input signals. A compressor circuit may generate carry and sum vector signals based on the first and second partial products; and circuitry may anticipate rounding and normalization operations by generating in parallel based on the carry and sum vector signals at least two results when performing the single-precision floating-point operation and at least four results when performing the two half-precision floating-point operations.
(FR)Les modes de réalisation de la présente invention concernent l'exécution d'opérations arithmétiques à virgule flottante en précision réduite à l'aide de blocs de traitement spécialisés comportant des circuits arithmétiques de calcul à virgule flottante en haute précision. Un bloc de traitement spécialisé peut recevoir quatre nombres à virgule flottante qui représentent deux nombres à virgule flottante en simple précision, chacun étant divisé en une partie LSB et une partie MSB, ou quatre nombres à virgule flottante en demi-précision. Un générateur de premier produit partiel peut générer un premier produit partiel de premier et deuxième signaux d'entrée. Un générateur de second produit partiel peut générer un second produit partiel de troisième et quatrième signaux d'entrée. Un circuit de compresseur peut générer des signaux vectoriels de somme et de retenue sur la base des premier et second produits partiels. Des circuits peuvent anticiper des opérations d'arrondissement et de normalisation en générant en parallèle, sur la base des signaux vectoriels de somme et de retenue, au moins deux résultats lors de l'exécution de l'opération à virgule flottante en simple précision et au moins quatre résultats lors de l'exécution des deux opérations à virgule flottante en demi-précision.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)