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1. (WO2018056068) SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE OPERATION METHOD, AND MANUFACTURING METHOD
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Pub. No.: WO/2018/056068 International Application No.: PCT/JP2017/032391
Publication Date: 29.03.2018 International Filing Date: 08.09.2017
IPC:
H01L 21/822 (2006.01) ,G01R 31/26 (2014.01) ,G01R 31/28 (2006.01) ,H01L 21/66 (2006.01) ,H01L 21/82 (2006.01) ,H01L 21/8234 (2006.01) ,H01L 27/04 (2006.01) ,H01L 27/088 (2006.01)
Applicants: SONY SEMICONDUCTOR SOLUTIONS CORPORATION[JP/JP]; 4-14-1, Asahi-cho, Atsugi-shi, Kanagawa 2430014, JP
Inventors: MORI Shigetaka; JP
Agent: NISHIKAWA Takashi; JP
INAMOTO Yoshio; JP
Priority Data:
2016-18421921.09.2016JP
Title (EN) SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE OPERATION METHOD, AND MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEUR, PROCÉDÉ DE FONCTIONNEMENT DE DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION
(JA) 半導体装置および半導体装置の動作方法、並びに製造方法
Abstract: front page image
(EN) The present disclosure relates to a semiconductor device, a semiconductor device operation method, and a manufacturing method, which make it possible to minimize the influence of variations in gate length on circuit characteristics and to increase the non-defective rate (yield) of a product selection test. A ring oscillator outputs oscillation signals, the ring oscillator being configured such that a plurality of inverters are connected in a ring shape and a gate capacitance of a transistor is connected as a load capacitance to an output terminal of each of the plurality of inverters; and each ring oscillator comprises a plurality of transistors with the same gate length, and at least two ring oscillators are configured such that the gate length of a plurality of transistors constituting each oscillator is different. During product testing, the gate length is calculated on the basis of the frequency of the oscillation signals of the plurality of ring oscillators, and operation is performed after a back bias is applied via a correction value corresponding to the calculated gate length. The present disclosure can be applied to a semiconductor device.
(FR) La présente invention se rapporte à un dispositif à semi-conducteur, à un procédé de fonctionnement de dispositif à semi-conducteur et à un procédé de fabrication, ce qui permet de réduire à un minimum l'influence de variations de la longueur de grille sur des caractéristiques de circuit et d'augmenter le taux non défectueux (le rendement) d'un test de sélection de produit. Un oscillateur en anneau émet des signaux d'oscillation, l'oscillateur en anneau étant configuré de telle sorte qu'une pluralité d'onduleurs soient raccordés en forme d'anneau et une capacité de grille d'un transistor est raccordée en tant que capacité de charge à une borne de sortie de chaque onduleur de la pluralité d'onduleurs; et chaque oscillateur en anneau comprend une pluralité de transistors ayant la même longueur de grille et au moins deux oscillateurs en anneau sont configurés de telle sorte que la longueur de grille d'une pluralité de transistors constituant chaque oscillateur soit différente. Pendant un test de produit, la longueur de grille est calculée sur la base de la fréquence des signaux d'oscillation de la pluralité d'oscillateurs en anneau et une opération est effectuée après qu'une polarisation inverse est appliquée par le biais d'une valeur de correction correspondant à la longueur de grille calculée. La présente invention peut être appliquée à un dispositif à semi-conducteur.
(JA) 本開示は、ゲート長ばらつきの回路特性への影響を最小限に抑制し、製品選別テストの良品率(歩留り)を高めることができるようにする半導体装置および半導体装置の動作方法、並びに製造方法に関する。 複数のインバータが環状に接続され、複数のインバータのそれぞれの出力端子に、トランジスタのゲート容量が負荷容量として接続されて構成されるリングオシレータが、発振信号を出力し、リングオシレータが、複数のトランジスタのゲート長が同一のものから構成され、ゲート長が異なる複数のトランジスタからなるものが、少なくとも2つ以上構成される。製品テスト時に複数のリングオシレータの発振信号の周波数に基づいてゲート長が算出されて、算出されたゲート長に応じた補正値によりバックバイアスを掛けて動作させる。本開示は、半導体装置に適用することができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)