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1. (WO2018055734) MEMORY DEVICE
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Pub. No.: WO/2018/055734 International Application No.: PCT/JP2016/078046
Publication Date: 29.03.2018 International Filing Date: 23.09.2016
IPC:
H01L 27/10 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27
Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02
including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04
the substrate being a semiconductor body
10
including a plurality of individual components in a repetitive configuration
Applicants: TOSHIBA MEMORY CORPORATION[JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1050023, JP
Inventors: ITO, Mikihiko; JP
KOYANAGI, Masaru; JP
NAKATANI, Masafumi; JP
YOSHIHARA, Masahiro; JP
OKUNO, Shinya; JP
NAGASAKA, Shigeki; JP
Agent: KURATA, Masatoshi; JP
NOGAWA, Nobuhisa; JP
KOHNO, Naoki; JP
INOUE, Tadashi; JP
Priority Data:
Title (EN) MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE
(JA) メモリデバイス
Abstract:
(EN) A memory device according to an embodiment includes: a first memory chip which includes a first circuit and first and second terminals; a second memory chip which includes a second circuit and a third terminal; and an interface chip which includes first and second voltage generation circuits. The second memory chip is provided above the first memory chip, and the interface chip is provided below the first memory chip. A first end section of the first terminal is connected to the first circuit, and a second end section of the first terminal is connected to the first voltage generation circuit. A third end section of the second terminal is connected to the third terminal, and a fourth end section of the second terminal is connected to the second voltage generation circuit. A fifth end section of the third terminal is connected to the second circuit, and a sixth end section of the third terminal is connected to the second voltage generation circuit via the second terminal. The third end section does not overlap the fourth end section and does overlap the sixth end section in a direction perpendicular to the surface of the first memory chip.
(FR) Un dispositif de mémoire selon un mode de réalisation comprend : une première puce mémoire qui comprend un premier circuit et des première et deuxième bornes ; une seconde puce mémoire qui comprend un second circuit et une troisième borne ; et une puce d'interface qui comprend des premier et second circuits de génération de tension. La seconde puce mémoire est disposée au-dessus de la première puce mémoire, et la puce d'interface est disposée au-dessous de la première puce mémoire. Une première section d'extrémité de la première borne est connectée au premier circuit, et une deuxième section d'extrémité de la première borne est connectée au premier circuit de génération de tension. Une troisième section d'extrémité de la deuxième borne est connectée à la troisième borne, et une quatrième section d'extrémité de la deuxième borne est connectée au second circuit de génération de tension. Une cinquième section d'extrémité de la troisième borne est connectée au deuxième circuit, et une sixième section d'extrémité de la troisième borne est connectée au second circuit de génération de tension par l'intermédiaire de la deuxième borne. La troisième section d'extrémité ne chevauche pas la quatrième section d'extrémité et ne chevauche pas la sixième section d'extrémité dans une direction perpendiculaire à la surface de la première puce mémoire.
(JA) 実施形態のメモリデバイスは、第1回路、第1及び第2端子を含む第1メモリチップと、第2回路、及び、第3端子を含む第2メモリチップと、第1及び第2電圧生成回路を含むインターフェイスチップと、を含む。前記第2メモリチップは、前記第1メモリチップ上方に設けられ、前記インターフェイスチップは、前記第1メモリチップ下方に設けられている。前記第1端子の第1端部は前記第1回路に接続され、前記第1端子の第2端部は前記第1電圧生成回路に接続される。前記第2端子の第3端部は前記第3端子に接続され、前記第2端子の第4端部は前記第2電圧生成回路に接続される。前記第3端子の第5端部は前記第2回路に接続され、前記第3端子の第6端部は前記第2端子を介して前記第2電圧生成回路に接続される。前記第1メモリチップの表面に対して垂直方向において、前記第3端部は前記第4端部と重ならず、前記第3端部は前記第6端部と重なる。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)