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1. (WO2018053843) ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT APPLIED TO INTEGRATED CIRCUIT
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Pub. No.: WO/2018/053843 International Application No.: PCT/CN2016/100118
Publication Date: 29.03.2018 International Filing Date: 26.09.2016
IPC:
H01L 27/02 (2006.01)
Applicants: SHENZHEN GOODIX TECHNOLOGY CO., LTD.[CN/CN]; Floor 13, Phase B, Tengfei Industrial Building, Futian Free Trade Zone Shenzhen, Guangdong 518000, CN
Inventors: LEE, Tsung-Lung; CN
YANG, Fu-Chiang; CN
Agent: BEIJING TIAN QI ZHI XIN INTELLECTUAL PROPERTY AGENCY CO., LTD; Room 316 Building 1 (Politics and Law Building), Ji Men Li, Hai Dian District Beijing 100088, CN
Priority Data:
Title (EN) ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT APPLIED TO INTEGRATED CIRCUIT
(FR) CIRCUIT DE PROTECTION CONTRE DES DÉCHARGES ÉLECTROSTATIQUES APPLIQUÉ À UN CIRCUIT INTÉGRÉ
(ZH) 应用于集成电路之静电放电防护电路
Abstract: front page image
(EN) Provided is an electrostatic discharge protection circuit, comprising a first N-type transistor (Q1) and a second N-type transistor (Q2), the first N-type transistor (Q1) comprising a first gate terminal (G1) coupled to a grounding terminal (GND); a first electrode terminal (S1) coupled to the first gate terminal (G1); and a second electrode terminal (D1). The second N-type transistor (Q2) comprises a second gate terminal (G2) coupled to a metal pad (PAD); a third electrode terminal (S2) coupled to the second gate terminal (G2); a fourth electrode terminal (D2) coupled to the second electrode terminal (D1); and a first deep N-type well disposed below the third electrode terminal (S2) and the fourth electrode terminal (D2).
(FR) L'invention concerne un circuit de protection contre les décharges électrostatiques, comprenant un premier transistor de type N (Q1) et un second transistor de type N (Q2), le premier transistor de type N (Q1) comprenant une première borne de grille (G1) couplée à une borne de mise à la terre (GND); une première borne d'électrode (S1) couplée à la première borne de grille (G1); et une seconde borne d'électrode (D1). Le second transistor de type N (Q2) comprend une seconde borne de grille (G2) couplée à une pastille métallique (PAD); une troisième borne d'électrode (S2) couplée à la seconde borne de grille (G2); une quatrième borne d'électrode (D2) couplée à la deuxième borne d'électrode (D1); et un premier puits de type N profond disposé en dessous de la troisième borne d'électrode (S2) et de la quatrième borne d'électrode (D2).
(ZH) 提供了一种静电放电防护电路,包括一第一N型晶体管(Q1)以及一第二N型晶体管(Q2),第一N型晶体管(Q1)包括一第一栅极端(G1),耦接于一接地端(GND);一第一电极端(S1),耦接于所述第一栅极端(G1);以及一第二电极端(D1);所述第二N型晶体管(Q2)包括一第二栅极端(G2),耦接于一金属垫(PAD);一第三电极端(S2),耦接于第二栅极端(G2);一第四电极端(D2),耦接于所述第二电极端(D1);以及一第一深N型井,设置于第三电极端(S2)及第四电极端(D2)的下方。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)