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1. (WO2018052712) SYSTEMS AND METHODS FOR DYNAMICALLY SWITCHING MEMORY PERFORMANCE STATES
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Pub. No.:    WO/2018/052712    International Application No.:    PCT/US2017/049290
Publication Date: 22.03.2018 International Filing Date: 30.08.2017
IPC:
G06F 13/16 (2006.01), G06F 13/42 (2006.01)
Applicants: APPLE INC. [US/US]; 1 Infinite Loop Cupertino, California 95014 (US)
Inventors: JETER, Robert E.; (US).
DENG, Liang; (US).
HSIUNG, Kai Lun; (US).
GULATI, Manu; (US).
NOTANI, Rakesh L.; (US).
BISWAS, Sukalpa; (US).
MALLADI, Venkata Ramana; (US).
MATHEWS, Gregory S.; (US).
ZHENG, Enming; (US).
FAURE, Fabien S.; (US)
Agent: MEYERTONS, HOOD, KIVLIN, KOWERT & GOETZEL, P.C.; RANKIN, Rory D. P.O. Box 398 Austin, Texas 78767-0398 (US)
Priority Data:
15/263,833 13.09.2016 US
Title (EN) SYSTEMS AND METHODS FOR DYNAMICALLY SWITCHING MEMORY PERFORMANCE STATES
(FR) SYSTÈMES ET PROCÉDÉS DE COMMUTATION DYNAMIQUE D'ÉTATS DE PERFORMANCE DE MÉMOIRE
Abstract: front page image
(EN)Systems, apparatuses, and methods for improved memory controller power management techniques. An apparatus includes control logic, one or more memory controller(s), and one or more memory devices. If the amount of traffic and/or queue depth for a given memory controller falls below a threshold, the clock frequency supplied to the given memory controller and corresponding memory device(s) is reduced. In one embodiment, the clock frequency is reduced by one half. If the amount of traffic and/or queue depth rises above the threshold, then the clock frequency is increased back to its original frequency. The clock frequency may be adjusted by doubling the divisor used by a clock divider, which enables fast switching between the original rate and the reduced rate. This in turn allows for more frequent switching between the low power and normal power states, resulting in the memory controller and memory device operating more efficiently.
(FR)L'invention concerne des systèmes, des appareils et des procédés pour des techniques de gestion de puissance de contrôleur de mémoire améliorés sont en outre décrits. Le procédé concerne également un appareil comprend une logique de commande, un ou plusieurs contrôleurs de mémoire (s), et un ou plusieurs dispositifs de mémoire. Si la quantité de trafic et/ou de profondeur de file d'attente pour un contrôleur de mémoire donné tombe en dessous d'un seuil, la fréquence d'horloge fournie au contrôleur de mémoire donné et le dispositif de mémoire correspondant (s) sont réduits. Dans un mode de réalisation, la fréquence d'horloge est réduite d'une moitié. Si la quantité de trafic et/ou de profondeur de file d'attente s'élève au-dessus du seuil, alors la fréquence d'horloge est augmentée en retour à sa fréquence d'origine. La fréquence d'horloge peut être ajustée en doublant le diviseur utilisé par un diviseur d'horloge, ce qui permet une commutation rapide entre le taux d'origine et le taux réduit. Ceci permet à son tour une commutation plus fréquente entre les états de faible puissance et de puissance normale, ce qui permet au contrôleur de mémoire et au dispositif de mémoire de fonctionner plus efficacement.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)