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1. (WO2018052591) FIN FIELD EFFECT TRANSISTORS (FETS) (FINFETS) EMPLOYING DIELECTRIC MATERIAL LAYERS TO APPLY STRESS TO CHANNEL REGIONS
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Pub. No.: WO/2018/052591 International Application No.: PCT/US2017/046525
Publication Date: 22.03.2018 International Filing Date: 11.08.2017
Chapter 2 Demand Filed: 13.07.2018
IPC:
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01)
Applicants: QUALCOMM INCORPORATED[US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors: ROH, Ukjin; US
CHOI, Youn Sung; US
EKBOTE, Shashank; US
Agent: TERRANOVA, Steven, N.; US
Priority Data:
15/266,84015.09.2016US
Title (EN) FIN FIELD EFFECT TRANSISTORS (FETS) (FINFETS) EMPLOYING DIELECTRIC MATERIAL LAYERS TO APPLY STRESS TO CHANNEL REGIONS
(FR) TRANSISTORS À EFFET DE CHAMP (FET) À AILETTES (FINFET) UTILISANT DES COUCHES DE MATÉRIAU DIÉLECTRIQUE AFIN D'APPLIQUER UNE CONTRAINTE À DES RÉGIONS DE CANAL
Abstract: front page image
(EN) Fin Field Effect transistors (FETs) (FinFETs) employing dielectric material layers to apply stress to channel regions are disclosed. In one aspect, a FinFET is provided that includes a substrate and a Fin disposed over the substrate. The Fin includes a source, a drain, and a channel region between the source and drain. A gate is disposed around the channel region. To apply stress to the channel region, a first dielectric material layer is disposed over the substrate and adjacent to one side of the Fin. A second dielectric material layer is disposed over the substrate and adjacent to another side of the Fin. The dielectric material layers apply stress along the Fin, including the channel region. The level of stress applied by the dielectric material layers is not dependent on the volume of each layer.
(FR) La présente invention concerne des transistors à effet de champ à ailettes (FET) (FinFET) utilisant des couches de matériau diélectrique afin d'appliquer une contrainte à des régions de canal. Selon un aspect, la présente invention concerne un FinFET qui comprend un substrat et une ailette disposée sur le substrat. L'ailette comprend une source, un drain et une région de canal entre la source et le drain. Une grille est disposée autour de la région de canal. Afin d'appliquer une contrainte à la région de canal, une première couche de matériau diélectrique est disposée sur le substrat et adjacente à un côté de l'ailette. Une seconde couche de matériau diélectrique est disposée sur le substrat et adjacente à un autre côté de l'ailette. Les couches de matériau diélectrique appliquent une contrainte le long de l'ailette, y compris la région de canal. Le niveau de contrainte appliqué par les couches de matériau diélectrique n'est pas dépendant du volume de chaque couche.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)