WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2018052013) SEMICONDUCTOR OPTICAL MODULATION ELEMENT
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2018/052013    International Application No.:    PCT/JP2017/033014
Publication Date: 22.03.2018 International Filing Date: 13.09.2017
IPC:
G02F 1/025 (2006.01), G02F 1/017 (2006.01)
Applicants: NIPPON TELEGRAPH AND TELEPHONE CORPORATION [JP/JP]; 5-1, Otemachi 1-chome, Chiyoda-ku, Tokyo 1008116 (JP)
Inventors: OGISO Yoshihiro; (JP).
MAWATARI Hiroyasu; (JP).
KIKUCHI Nobuhiro; (JP)
Agent: TANI & ABE, P.C.; 6-20, Akasaka 2-chome, Minato-ku, Tokyo 1070052 (JP)
Priority Data:
2016-178905 13.09.2016 JP
Title (EN) SEMICONDUCTOR OPTICAL MODULATION ELEMENT
(FR) ÉLÉMENT SEMI-CONDUCTEUR DE MODULATION OPTIQUE
(JA) 半導体光変調素子
Abstract: front page image
(EN)The present invention provides a high-reliability, high-speed, low-loss semiconductor optical modulation element that protects a pin-joined structure in a modulation region from reverse-voltage ESD by comprising an additional capacitor having a thyristor structure between a plurality of power supply pad electrodes. An n-type contact layer 102, an n-type cladding layer 103, a non-doped core-cladding layer 104, a p-type cladding layer 106, and a p-type contact layer 107 are layered in that order on a substrate surface. A Mach–Zehnder interference waveguide and a plurality of power supply pad provision locations are formed via dry etching. The n-type contact layer 102 and n-type cladding layer 103 are removed, except in a modulation region of the Mach–Zehnder interference waveguide and a power supply region in which the plurality of power supply pad provision locations are formed, so as to electrically isolate the modulation region and the semiconductor beneath the power supply region. A plurality of power supply pads is formed on the shared n-type contact layer 102 and n-type cladding layer 103, and a pinip-joined thyristor structure is formed between the power supply pads.
(FR)La présente invention concerne un élément semi-conducteur de modulation optique à haute fiabilité, à grande vitesse, et à faibles pertes qui protège une structure jointe par broches dans une zone de modulation de DES de tension inverse en comprenant un condensateur additionnel ayant une structure de thyristor entre une pluralité d’électrodes de pastilles d’alimentation électrique. Une couche de contact de type n (102), une couche de revêtement de type n (103), une couche de revêtement de noyau non dopée (104), une couche de revêtement de type p (106), et une couche de contact de type p (107) sont stratifiées dans cet ordre sur une surface de substrat. Un guide d’ondes d’interférences Mach-Zehnder et une pluralité de positions de disposition de pastilles d’alimentation électrique sont formés par gravure sèche. La couche de contact de type n (102) et la couche de revêtement de type n (103) sont retirées, sauf dans une zone de modulation du guide d’ondes d’interférences Mach-Zehnder et dans une zone d’alimentation électrique dans laquelle la pluralité de positions de disposition de pastilles d’alimentation électrique sont formées, afin d’isoler électriquement la zone de modulation et le semi-conducteur sous la zone d’alimentation électrique. Une pluralité de pastilles d’alimentation électrique est formée sur la couche de contact de type n (102) partagée et la couche de revêtement de type n (103), et une structure de thyristor jointe par broches est formée entre les pastilles d’alimentation électrique.
(JA)本発明は、複数の給電パッド電極間でサイリスタ構造を有する付加容量を構成させることで、変調領域のpin接合構造を逆方向電圧ESDから保護する、高信頼性の高速・低損失な半導体光変調素子を提供する。基板面から順にn型コンタクト層102、n型クラッド層103、ノンドープのコア・クラッド層104、p型クラッド層106、p型コンタクト層107を積層する。ドライエッチングによりマッハ・ツェンダ干渉導波路と複数の給電パッド設置部を形成する。マッハ・ツェンダ干渉導波路部の変調領域と複数の給電パッド設置部が形成された給電領域を除いてn型コンタクト層102およびn型クラッド層103を除去し、変調領域と給電領域下部の半導体を電気的に分離させる。複数の給電パッドは、共通のn型コンタクト層102およびn型クラッド層103上に形成され、給電パッド間にはpinip接合のサイリスタ構造が形成される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)