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Pub. No.:    WO/2018/051416    International Application No.:    PCT/JP2016/076989
Publication Date: 22.03.2018 International Filing Date: 13.09.2016
Chapter 2 Demand Filed:    20.02.2017    
H01L 21/329 (2006.01), H01L 21/336 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01), H01L 29/78 (2006.01), H01L 29/866 (2006.01)
Applicants: SHINDENGEN ELECTRIC MANUFACTURING CO., LTD. [JP/JP]; 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP)
Inventors: KOTANI Ryohei; (JP).
MATSUBARA Toshiki; (JP).
ISHIZUKA Nobutaka; (JP).
MIKAWA Masato; (JP).
OSHINO Hiroshi; (JP)
Agent: NAGAI Hiroshi; (JP).
NAKAMURA Yukitaka; (JP).
SATO Yasukazu; (JP).
ASAKURA Satoru; (JP).
DEGUCHI Tomoya; (JP).
Priority Data:
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)[Problem] To provide a semiconductor device that enables suppression of fluctuation of a withstand voltage of an overvoltage protection diode, and a manufacturing method therefor. [Solution] A semiconductor device 1 according to one embodiment of the present invention is provided with: a conductive semiconductor substrate 2; an insulation film 4 that is formed on the semiconductor substrate 2; an overvoltage protection diode 5 that is formed on the insulation film 4 and is configured such that an N-type semiconductor layer 5a and a P-type semiconductor layer 5b are alternately disposed so as to be adjacent to each other; and an insulation film 15 that coats the overvoltage protection diode 5, wherein the concentration of a P-type impurity in the P-type semiconductor layer 5b is lower than the concentration of an N-type impurity in the N-type semiconductor layer 5a, and the concentration peak of the P-type impurity is located at a non-boundary area G between a boundary area F1 and a boundary area F2.
(FR)Le problème décrit par la présente invention est de fournir un dispositif à semi-conducteur permettant de supprimer une fluctuation de la tension de tenue d'une diode de protection contre les surtensions, et un procédé de fabrication associé. La solution selon la présente invention concerne un dispositif à semi-conducteur (1) qui comprend : un substrat à semi-conducteur conducteur (2) ; un film d'isolation (4) formé sur le substrat à semi-conducteur (2) ; une diode de protection contre les surtensions (5) formée sur le film d'isolation (4) et conçue de sorte qu'une couche semi-conductrice de type N (5a) et une couche semi-conductrice de type P (5b) soient disposées en alternance de façon à être mutuellement adjacentes ; et un film d'isolation (15) qui recouvre la diode de protection contre les surtensions (5), la concentration d'une impureté de type P dans la couche semi-conductrice de type P (5b) étant inférieure à la concentration d'une impureté de type N dans la couche semi-conductrice de type N (5a), et le pic de concentration de l'impureté de type P étant situé au niveau d'une zone G qui n'est pas une zone frontière, entre des zones frontières F1 et F2.
(JA)【課題】過電圧保護ダイオードの耐圧変動を抑制することが可能な半導体装置およびその製造方法を提供する。 【解決手段】実施形態の半導体装置1は、導電性の半導体基板2と、半導体基板2上に形成された絶縁膜4と、絶縁膜4上に形成され、N型半導体層5aとP型半導体層5bとが交互に隣接配置されたものとして構成された過電圧保護ダイオード5と、過電圧保護ダイオード5を被覆する絶縁膜15と、を備え、P型半導体層5bにおけるP型不純物の濃度は、N型半導体層5aにおけるN型不純物の濃度より低く、P型不純物の濃度ピークは、境界領域F1と境界領域F2との間の非境界領域Gに位置する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)