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1. (WO2018048720) VOTING CIRCUITS AND METHODS FOR TRUSTED FAULT TOLERANCE OF A SYSTEM OF UNTRUSTED SUBSYSTEMS
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Pub. No.:    WO/2018/048720    International Application No.:    PCT/US2017/049648
Publication Date: 15.03.2018 International Filing Date: 31.08.2017
IPC:
H03K 19/23 (2006.01)
Applicants: THE CHARLES STARK DRAPER LABORATORY, INC. [US/US]; 555 Technology Square Cambridge, MA 02139 (US)
Inventors: VIGEANT, Richard, L.; (US).
DE LA SERNA, Antonio, E.; (US)
Agent: MEAGHER, Timothy, J.; (US).
SMITH, James, M.; (US).
CARROLL, Alice, O.; (US).
WAKIMURA, Mary, Lou; (US).
BROOK, David, E.; (US)
Priority Data:
62/385,435 09.09.2016 US
62/385,440 09.09.2016 US
Title (EN) VOTING CIRCUITS AND METHODS FOR TRUSTED FAULT TOLERANCE OF A SYSTEM OF UNTRUSTED SUBSYSTEMS
(FR) CIRCUITS DE VOTE ET PROCÉDÉS DE TOLÉRANCE À UN DÉFAUT DE CONFIANCE D'UN SYSTÈME DE SOUS-SYSTÈMES NON SÉCURISÉS
Abstract: front page image
(EN)Circuits and methods for determining a majority vote from a plurality of inputs. An example circuit includes a voting input stage, a transfer stage, and an accumulating stage. The voting input stage includes at least three input switched capacitors. The transfer stage includes transfer switched capacitors corresponding to the input switched capacitors. The transfer switched capacitors charge a voting capacitor corresponding to each input switched capacitor during a state of a clock signal. The accumulating stage includes accumulating switched capacitors connecting the voting capacitors in series. The accumulating switched capacitors cause the charges of the voting capacitors to be accumulated during an alternate state of the clock signal. The accumulated charge of the voting capacitors represents a majority vote of the input switched capacitors.
(FR)La présente invention concerne des circuits et des procédés permettant de déterminer un vote majoritaire à partir d'une pluralité d'entrées. Un circuit donné à titre d'exemple comprend un étage d'entrée de vote, un étage de transfert et un étage d'accumulation. L'étage d'entrée de vote comprend au moins trois condensateurs commutés par entrée. L'étage de transfert comprend des condensateurs commutés par transfert correspondant aux condensateurs commutés par entrée. Les condensateurs commutés par transfert chargent un condensateur de vote correspondant à chaque condensateur commuté par entrée pendant un état d'un signal d'horloge. L'étage d'accumulation comprend l'accumulation de condensateurs commutés raccordant en série les condensateurs de vote. Les condensateurs commutés par accumulation contraignent les charges des condensateurs de vote à être accumulées pendant un état alterné du signal d'horloge. La charge accumulée des condensateurs de vote représente un vote majoritaire des condensateurs commutés par entrée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)