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1. (WO2018048548) FORMING EMBEDDED CIRCUIT ELEMENTS IN SEMICONDUCTOR ASSEMBLES AND STRUCTURES FORMED THEREBY
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Pub. No.:    WO/2018/048548    International Application No.:    PCT/US2017/045786
Publication Date: 15.03.2018 International Filing Date: 07.08.2017
IPC:
H01L 25/065 (2006.01), H01L 25/07 (2006.01), H01L 25/00 (2006.01), H01L 23/28 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: CHEW, Yen Hsiang; (MY)
Agent: ORTIZ, Kathy; (US)
Priority Data:
15/260,138 08.09.2016 US
Title (EN) FORMING EMBEDDED CIRCUIT ELEMENTS IN SEMICONDUCTOR ASSEMBLES AND STRUCTURES FORMED THEREBY
(FR) FORMATION D'ÉLÉMENTS DE CIRCUIT INTÉGRÉ DANS DES ENSEMBLES SEMI-CONDUCTEURS ET STRUCTURES AINSI FORMÉES
Abstract: front page image
(EN)Methods of forming stacked die assemblies are described. Those methods/structures may include forming a circuit element on a first substrate, wherein a first die is adjacent the circuit element, forming a via disposed directly on a surface of the circuit element, and forming a mold compound on the first die, on the circuit element and on the via, wherein the via and circuit element are completely embedded within the mold compound. A routing layer is formed on a top surface of the mold compound, and a second die is coupled with the routing layer.
(FR)L'invention concerne des procédés de formation d'ensembles de puces empilées. Ces procédés/structures peuvent comprendre la formation d'un élément de circuit sur un premier substrat, une première puce étant adjacente à l'élément de circuit, la formation d'un trou d'interconnexion disposé directement sur une surface de l'élément de circuit, et former un composé de moule sur la première puce, sur l'élément de circuit et sur le trou d'interconnexion, le trou d'interconnexion et l'élément de circuit étant entièrement incorporés dans le composé de moule. Une couche de routage est formée sur une surface supérieure du composé de moule, et une seconde puce est couplée à la couche de routage.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)