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1. (WO2018047501) BONDING SUBSTRATE SURFACE DEFECT EVALUATION METHOD
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Pub. No.:    WO/2018/047501    International Application No.:    PCT/JP2017/027102
Publication Date: 15.03.2018 International Filing Date: 26.07.2017
IPC:
H01L 21/66 (2006.01), G01N 21/956 (2006.01)
Applicants: SHIN-ETSU HANDOTAI CO.,LTD. [JP/JP]; 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP)
Inventors: SATO Kazuya; (JP).
HASHIMOTO Hiromasa; (JP).
NISHIZAWA Tsuyoshi; (JP).
HORIE Hirotaka; (JP)
Agent: YOSHIMIYA Mikio; (JP).
KOBAYASHI Toshihiro; (JP)
Priority Data:
2016-175044 07.09.2016 JP
Title (EN) BONDING SUBSTRATE SURFACE DEFECT EVALUATION METHOD
(FR) PROCÉDÉ D’ÉVALUATION DE DÉFAUTS DE SURFACE DE SUBSTRAT DE SOUDAGE
(JA) 貼り合わせ用基板の表面欠陥の評価方法
Abstract: front page image
(EN)The present invention provides a bonding substrate surface defect evaluation method comprising: a step of preparing a mirror-finished silicon single crystalline substrate; a step of performing a surface defect examination of the mirror-finished silicon single crystalline substrate; a step of depositing a polycrystalline silicon layer on the surface of the silicon single crystalline substrate that has been subjected to defect examination; a step of performing mirror-surface chamfering of the silicon single crystalline substrate on which the polycrystalline silicon layer has been deposited; a step of polishing the surface of the polycrystalline silicon layer; a step of performing a surface defect examination of the polished polycrystalline silicon layer; and a step of comparing the coordinates of the defects detected in the step performing the surface defect examination of the silicon single crystalline substrate and the step of performing the surface defect examination of the polycrystalline silicon layer to make a quality determination, as a bonding substrate, of the silicon single crystalline substrate having the polycrystalline silicon layer, on the basis of the presence or absence of defects at the same position. Thus, the bonding substrate surface defect evaluation method makes it possible to logically avoid a decrease in manufacturing yield of the bonding substrate, and reduce the rate of occurrence of void defects after bonding.
(FR)La présente invention concerne un procédé d’évaluation de défauts de surface de substrat de soudage consistant : en une étape de préparation d’un substrat monocristallin de silicium à finition en miroir ; en une étape de conduite d’un examen de défauts de surface du substrat monocristallin de silicium à finition en miroir ; en une étape de dépôt d’une couche de silicium polycristallin sur la surface du substrat monocristallin de silicium qui a été soumis à l’examen de défauts ; en une étape de réalisation d’un chanfreinage de la surface en miroir du substrat monocristallin de silicium sur lequel la couche de silicium polycristallin a été déposée ; en une étape de polissage de la surface de la couche de silicium polycristallin ; en une étape de conduite d’un examen de défauts de surface de la couche polie de silicium polycristallin ; et en une étape de comparaison des coordonnées des défauts détectés dans l’étape de conduite de l’examen de défauts de surface du substrat monocristallin de silicium et dans l’étape de conduite de l’examen de défauts de surface de la couche de silicium polycristallin pour effectuer une détermination de qualité, en tant que substrat de soudage, du substrat monocristallin de silicium ayant la couche de silicium polycristallin, sur la base de la présence ou de l’absence de défauts à la même position. Ainsi, le procédé d’évaluation de défauts de surface de substrat de soudage permet d’éviter logiquement une réduction du rendement de fabrication du substrat de soudage, et de réduire le taux d’apparition de défauts de lacunes après soudage.
(JA)本発明は、鏡面加工されたシリコン単結晶基板を準備する工程と、鏡面加工されたシリコン単結晶基板の表面欠陥を検査する工程と、シリコン単結晶基板の欠陥検査を行った表面に多結晶シリコン層を堆積する工程と、多結晶シリコン層を堆積したシリコン単結晶基板に鏡面面取りを行う工程と、多結晶シリコン層の表面を研磨する工程と、研磨された多結晶シリコン層の表面欠陥を検査する工程と、シリコン単結晶基板の表面欠陥の検査工程と多結晶シリコン層の表面欠陥の検査工程で検出された欠陥の座標を比較し、同一位置にある欠陥の有無で、多結晶シリコン層を有するシリコン単結晶基板の貼り合わせ用基板としての良否判定を行う工程とを有する貼り合わせ用基板の表面欠陥の評価方法である。これにより、貼り合わせ用基板の製造歩留の低下を合理的に回避し、貼り合せ後のボイド欠陥発生率を低減することができる貼り合わせ用基板の表面欠陥の評価方法が提供される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)