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1. (WO2018043039) SWITCHING CIRCUIT
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Pub. No.:    WO/2018/043039    International Application No.:    PCT/JP2017/028517
Publication Date: 08.03.2018 International Filing Date: 07.08.2017
IPC:
H02M 1/08 (2006.01), H03K 17/12 (2006.01)
Applicants: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventors: UEHARA Takahiro; (--).
ISHII Takuya; (--).
HANDA Hiroyuki; (--).
KITAGAWA Atsushi; (--).
TANAKA Takeshi; (--)
Agent: KAMATA Kenji; (JP).
MAEDA Hiroo; (JP)
Priority Data:
2016-170127 31.08.2016 JP
Title (EN) SWITCHING CIRCUIT
(FR) CIRCUIT DE COMMUTATION
(JA) スイッチング回路
Abstract: front page image
(EN)Provided is a switching circuit that is constituted by a driving power supply (1), a driving circuit (3), a first transistor (4), and a second transistor (5), wherein the first and second transistors (4) and (5) respectively have gate terminals (G1) and (G2), drain terminals (D1) and (D2), and first source terminals (S1) and (S2) and second source terminals (SS1) and (SS2) through which main current passes, the second source terminals (SS1) and (SS2) are connected at a connection portion between the negative electrode terminal of the driving power supply (1) and the ground terminal of the driving circuit (3), so that the influence of the main current on each of the gate driving paths of the first and second transistors (4) and (5) is eliminated, and the gate driving paths are separated, so that the main current can be balanced by equalizing parasitic impedance.
(FR)La présente invention concerne un circuit de commutation qui est constitué d'une alimentation électrique d'attaque (1), d'un circuit d'attaque (3), d'un premier transistor (4) et d'un second transistor (5), les premier et second transistors (4) et (5) comportant respectivement des bornes de grille (G1) et (G2), des bornes de drain (D1) et (D2), et des premières bornes de source (S1) et (S2) et des secondes bornes de source (SS1) et (SS2) par lesquelles passe le courant principal, les secondes bornes de source (SS1) et (SS2) étant connectées au niveau d'une partie connexion entre la borne d'électrode négative de l'alimentation électrique d'attaque (1) et la borne de masse du circuit d'attaque (3), de telle sorte que l'influence du courant principal sur chaque trajet d'attaque de grille des premier et second transistors (4) et (5) est éliminée, et les trajets d'attaque de grille étant séparés, de telle sorte que le courant principal peut être équilibré par égalisation d'impédance parasite.
(JA)駆動電源(1)と駆動回路(3)と第1のトランジスタ(4)と第2のトランジスタ(5)で構成されたスイッチング回路であって、第1及び第2のトランジスタ(4及び5)は、それぞれゲート端子(G1、G2)と、ドレイン端子(D1、D2)と、主電流が流れる第1ソース端子(S1、S2)及び第2ソース端子(SS1、SS2)とを有し、第2ソース端子(SS1、SS2)は、駆動電源(1)の負極端子と駆動回路(3)のグランド端子との結線部で接続される構成を有することにより、第1及び第2のトランジスタ(4及び5)の各ゲート駆動経路への主電流の影響を除去するとともに、各ゲート駆動経路を分離することにより、寄生インピーダンスを揃えて主電流を均衡化することができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)