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1. (WO2018042835) SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
Document

明 細 書

発明の名称 炭化珪素半導体装置およびその製造方法

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

0004   0005   0006   0007  

図面の簡単な説明

0008  

発明を実施するための形態

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118  

符号の説明

0119  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33  

明 細 書

発明の名称 : 炭化珪素半導体装置およびその製造方法

技術分野

[0001]
 本開示は、炭化珪素半導体装置およびその製造方法に関する。本出願は、2016年8月31日に出願した日本特許出願である特願2016-169624号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。

背景技術

[0002]
 国際公開2012/017798号(特許文献1)には、耐圧保持層の表面にゲートトレンチが設けられたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)が開示されている。

先行技術文献

特許文献

[0003]
特許文献1 : 国際公開2012/017798号

発明の概要

[0004]
 本開示の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ソース電極とを備えている。炭化珪素基板は、第1主面と、第1主面と反対側の第2主面とを有する。第1主面には、ゲートトレンチと、ソーストレンチとが設けられている。ゲートトレンチは、第1主面と連なる第1側面と、第1側面と連なる第1底面とにより規定されている。ソーストレンチは、第1主面と連なる第2側面と、第2側面と連なる第2底面とにより規定されている。炭化珪素基板は、第1導電型を有するドリフト領域と、ドリフト領域上に設けられ、第1導電型と異なる第2導電型を有するボディ領域と、ボディ領域上にあり、ボディ領域によってドリフト領域から隔てられており、かつ第1導電型を有するソース領域と、第2底面と第2主面との間にあり、かつ第2導電型を有する第1領域と、第1領域と接し、第2側面の少なくとも一部と第2底面とを構成し、かつ第2導電型を有する第2領域とを含む。ゲート絶縁膜は、第1側面において、ドリフト領域と、ボディ領域と、ソース領域と接し、かつ第1底面において、ドリフト領域に接している。ソース電極は、第2側面と第2底面とにおいて、第2領域と接している。
[0005]
 本開示の一態様に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ソース電極とを備えている。炭化珪素基板は、第1主面と、第1主面と反対側の第2主面とを有する。第1主面は、{0001}面または{0001}面に対して8°以下の角度だけオフした面である。第1主面には、ゲートトレンチと、ソーストレンチとが設けられている。ゲートトレンチは、第1主面と連なる第1側面と、第1側面と連なる第1底面とにより規定されている。第1底面に対する第1側面の角度は、50°以上65°以下である。ソーストレンチは、第1主面と連なる第2側面と、第2側面と連なる第2底面とにより規定されている。第2底面に対する第2側面の角度は、50°以上65°以下である。炭化珪素基板は、第1導電型を有するドリフト領域と、ドリフト領域上に設けられ、第1導電型と異なる第2導電型を有するボディ領域と、ボディ領域上にあり、ボディ領域によってドリフト領域から隔てられており、かつ第1導電型を有するソース領域と、第2底面と第2主面との間にあり、かつ第2導電型を有する第1領域と、第1領域と接し、第2側面の少なくとも一部と第2底面とを構成し、かつ第2導電型を有する第2領域とを含む。ゲート絶縁膜は、第1側面において、ドリフト領域と、ボディ領域と、ソース領域と接し、かつ第1底面において、ドリフト領域に接している。ソース電極は、第2側面と第2底面とにおいて、第2領域と接している。第2領域は、第1領域に接する第3領域と、第3領域と連なりかつドリフト領域に接する第4領域とを有する。第2底面における第2導電型不純物の濃度は、第3領域と第4領域との境界における第2導電型不純物の濃度よりも高い。
[0006]
 本開示の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第1主面と、第1主面と反対側の第2主面とを有する炭化珪素基板が準備される。第1主面において、ゲートトレンチおよびソーストレンチが形成される。ゲートトレンチは、第1主面と連なる第1側面と、第1側面と連なる第1底面とにより規定されている。ソーストレンチは、第1主面と連なる第2側面と、第2側面と連なる第2底面とにより規定されている。炭化珪素基板は、第1導電型を有するドリフト領域と、ドリフト領域上に設けられ、第1導電型と異なる第2導電型を有するボディ領域と、ボディ領域上にあり、ボディ領域によってドリフト領域から隔てられており、かつ第1導電型を有するソース領域と、第2底面と第2主面との間にあり、かつ第2導電型を有する第1領域とを含む。第2側面および第2底面に向かってイオン注入を行うことにより、第1領域と接し、第2側面の少なくとも一部と第2底面とを構成し、かつ第2導電型を有する第2領域が形成される。第1側面において、ドリフト領域と、ボディ領域と、ソース領域と接し、かつ第1底面において、ドリフト領域に接するゲート絶縁膜が形成される。第2側面と第2底面とにおいて、第2領域と接するソース電極が形成される。
[0007]
 本開示の一態様に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第1主面と、第1主面と反対側の第2主面とを有する炭化珪素基板が準備される。第1主面において、熱エッチングによりゲートトレンチおよびソーストレンチが同時に形成される。ゲートトレンチは、第1主面と連なる第1側面と、第1側面と連なる第1底面とにより規定されている。ソーストレンチは、第1主面と連なる第2側面と、第2側面と連なる第2底面とにより規定されている。炭化珪素基板は、第1導電型を有するドリフト領域と、ドリフト領域上に設けられ、第1導電型と異なる第2導電型を有するボディ領域と、ボディ領域上にあり、ボディ領域によってドリフト領域から隔てられており、かつ第1導電型を有するソース領域と、第2底面と第2主面との間にあり、かつ第2導電型を有する第1領域とを含む。第2側面および第2底面に向かってイオン注入を行うことにより、第1領域と接し、第2側面の少なくとも一部と第2底面とを構成し、かつ第2導電型を有する第2領域が形成される。第2領域を形成する工程後、炭化珪素基板に対して活性化アニールが行われる。炭化珪素基板に対して活性化アニールを行う工程後、第1側面において、ドリフト領域と、ボディ領域と、ソース領域と接し、かつ第1底面において、ドリフト領域に接するゲート絶縁膜が形成される。第2側面と第2底面とにおいて、第2領域と接するソース電極が形成される。第2領域を形成する工程は、第1のエネルギーおよび第1のドーズ量の条件でイオン注入を行う工程と、第1のエネルギーよりも高い第2のエネルギーおよび第1のドーズ量よりも低い第2のドーズ量の条件でイオン注入を行う工程とを含む。

図面の簡単な説明

[0008]
[図1] 図1は、本実施形態に係る炭化珪素半導体装置の構成を示す断面模式図である。
[図2] 図2は、図1の矢印IIに沿った方向におけるp型不純物の濃度分布を示す図である。
[図3] 図3は、本実施形態に係る炭化珪素半導体装置の炭化珪素基板の構成を示す平面模式図である。
[図4] 図4は、図1の矢印IIに沿った方向における、第1領域1および第2領域2のp型不純物の濃度分布の第1変形例を示す図である。
[図5] 図5は、図1の矢印IIに沿った方向における、第1領域1および第2領域2のp型不純物の濃度分布の第2変形例を示す図である。
[図6] 図6は、本実施形態に係る炭化珪素半導体装置の第3変形例の炭化珪素基板の構成を示す平面模式図である。
[図7] 図7は、本実施形態に係る炭化珪素半導体装置の第4変形例の構成を示す断面模式図である。
[図8] 図8は、図7の矢印VIIIに沿った方向におけるp型不純物の濃度分布を示す図である。
[図9] 図9は、本実施形態に係る炭化珪素半導体装置の第5変形例の炭化珪素基板の構成を示す断面模式図である。
[図10] 図10は、本実施形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
[図11] 図11は、本実施形態に係る炭化珪素半導体装置の製造方法の第1工程を示す断面模式図である。
[図12] 図12は、本実施形態に係る炭化珪素半導体装置の製造方法の第2工程を示す断面模式図である。
[図13] 図13は、本実施形態に係る炭化珪素半導体装置の製造方法の第3工程を示す断面模式図である。
[図14] 図14は、本実施形態に係る炭化珪素半導体装置の製造方法の第4工程を示す断面模式図である。
[図15] 図15は、本実施形態に係る炭化珪素半導体装置の製造方法の第5工程を示す断面模式図である。
[図16] 図16は、本実施形態に係る炭化珪素半導体装置の製造方法の第6工程を示す断面模式図である。
[図17] 図17は、本実施形態に係る炭化珪素半導体装置の製造方法の第7工程を示す断面模式図である。
[図18] 図18は、本実施形態に係る炭化珪素半導体装置の製造方法の第8工程を示す断面模式図である。
[図19] 図19は、本実施形態に係る炭化珪素半導体装置の製造方法の第1変形例を概略的に示すフロー図である。
[図20] 図20は、本実施形態に係る炭化珪素半導体装置の製造方法の第1変形例のソーストレンチを形成する工程を示す断面模式図である。
[図21] 図21は、本実施形態に係る炭化珪素半導体装置の製造方法の第1変形例の第2領域を形成する工程を示す断面模式図である。
[図22] 図22は、本実施形態に係る炭化珪素半導体装置の製造方法の第1変形例のゲートトレンチを形成する工程を示す断面模式図である。
[図23] 図23は、本実施形態に係る炭化珪素半導体装置の製造方法の第2変形例の第2領域を形成する工程の第1工程を示す断面模式図である。
[図24] 図24は、本実施形態に係る炭化珪素半導体装置の製造方法の第2変形例の第2領域を形成する工程の第2工程を示す断面模式図である。
[図25] 図25は、本実施形態に係る炭化珪素半導体装置の第6変形例の炭化珪素基板の構成を示す断面模式図である。
[図26] 図26は、本実施形態に係る炭化珪素半導体装置の第7変形例の炭化珪素基板の構成を示す断面模式図である。
[図27] 図27は、本実施形態に係る炭化珪素半導体装置の第8変形例の炭化珪素基板の構成を示す断面模式図である。
[図28] 図28は、本実施形態に係る炭化珪素半導体装置の第9変形例の炭化珪素基板の構成を示す断面模式図である。
[図29] 図29は、本実施形態に係る炭化珪素半導体装置の第10変形例の炭化珪素基板の構成を示す断面模式図である。
[図30] 図30は、本実施形態に係る炭化珪素半導体装置の第11変形例の炭化珪素基板の構成を示す断面模式図である。
[図31] 図31は、本実施形態に係る炭化珪素半導体装置の第12変形例の炭化珪素基板の構成を示す断面模式図である。
[図32] 図32は、本実施形態に係る炭化珪素半導体装置の第13変形例の炭化珪素基板の構成を示す断面模式図である。
[図33] 図33は、本実施形態に係る炭化珪素半導体装置の第14変形例の炭化珪素基板の構成を示す断面模式図である。

発明を実施するための形態

[0009]
[本開示が解決しようとする課題]
 本開示の目的は、スイッチング特性に影響を与える帰還容量の増大を抑制しつつ接触抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供することである。
[本開示の効果]
 本開示によれば、スイッチング特性に影響を与える帰還容量の増大を抑制しつつ接触抵抗を低減可能な炭化珪素半導体装置およびその製造方法を提供することができる。
[0010]
 [本開示の実施形態の説明]
 (1)本開示の一態様に係る炭化珪素半導体装置100は、炭化珪素基板と、ゲート絶縁膜15と、ソース電極16とを備えている。炭化珪素基板10は、第1主面51と、第1主面51と反対側の第2主面52とを有する。第1主面51には、ゲートトレンチ30と、ソーストレンチ40とが設けられている。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定されている。ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定されている。炭化珪素基板10は、第1導電型を有するドリフト領域12と、ドリフト領域12上に設けられ、第1導電型と異なる第2導電型を有するボディ領域13と、ボディ領域13上にあり、ボディ領域13によってドリフト領域12から隔てられており、かつ第1導電型を有するソース領域14と、第2底面42と第2主面52との間にあり、かつ第2導電型を有する第1領域1と、第1領域1と接し、第2側面41の少なくとも一部と第2底面42とを構成し、かつ第2導電型を有する第2領域2とを含む。ゲート絶縁膜15は、第1側面31において、ドリフト領域12と、ボディ領域13と、ソース領域14と接し、かつ第1底面32において、ドリフト領域12に接している。ソース電極16は、第2側面41と第2底面42とにおいて、第2領域2と接している。
[0011]
 上記(1)に係る炭化珪素半導体装置100によれば、ソース電極16は、第2側面41と第2底面42とにおいて、第2領域2と接している。それゆえ、ソース電極16が第1主面51のみにおいて第2領域2と接している場合と比較して、ソース電極16と第2領域2との接触面積を大きくすることができる。結果として、ソース電極16と第2領域2との接触抵抗を低減することができる。また第2領域2は、第1領域1を介してソース電極16と接している。そのため、第2領域2およびソース電極16を等電位にすることができる。結果として、炭化珪素半導体装置の帰還容量が増大することを抑制することができる。さらに第2領域2により、ゲートトレンチ30の第1側面31と第1底面32との角部において電界が集中することを抑制することができる。結果として、ゲート絶縁膜15に対するダメージを低減することができる。
[0012]
 (2)上記(1)に係る炭化珪素半導体装置100において、第2領域2は、第1主面51の一部を構成していてもよい。ソース電極16は、第1主面51において、第2領域2と接していてもよい。
[0013]
 (3)上記(2)に係る炭化珪素半導体装置100において、第2領域2は、第1領域1に接する第3領域3と、第3領域3と連なりかつドリフト領域12に接する第4領域4とを有していてもよい。第2底面42における第2導電型不純物の濃度は、第3領域3と第4領域4との境界17における第2導電型不純物の濃度よりも高くてもよい。
[0014]
 (4)上記(2)または(3)に係る炭化珪素半導体装置100において、第1底面32に対する第1側面31の角度θ1は、50°以上65°以下であってもよい。これにより、ボディ領域13に形成されるチャネルの移動度を向上することができる。
[0015]
 (5)上記(2)~(4)のいずれかに係る炭化珪素半導体装置100において、第2底面42に対する第2側面41の角度θ2は、50°以上65°以下であってもよい。これにより、セル密度を過度に低減することなく、ソース電極16と第2領域2との接触抵抗を低減することができる。
[0016]
 (6)上記(2)~(4)のいずれかに係る炭化珪素半導体装置100において、第2底面に対する第2側面の角度θ2は、65°より大きく90°以下であってもよい。
[0017]
 (7)上記(6)に係る炭化珪素半導体装置100において、第2主面52に垂直な方向において、第2底面42は、ソース領域14と、ドリフト領域12との間に位置していてもよい。
[0018]
 (8)上記(6)に係る炭化珪素半導体装置100において、第2主面52に垂直な方向において、第2底面42は、ボディ領域13と、第1領域1との間に位置していてもよい。
[0019]
 (9)上記(2)~(8)のいずれかに係る炭化珪素半導体装置100において、炭化珪素基板10は、第1導電型を有し、第1底面32と第2主面52との間に位置し、かつ第1領域1に面する不純物領域18をさらに含んでいてもよい。不純物領域18における第1導電型不純物の濃度は、ドリフト領域12における第1導電型不純物の濃度よりも高くてもよい。
[0020]
 (10)上記(2)~(4)および(9)のいずれかに係る炭化珪素半導体装置100において、第2側面41は、第2底面42に連なる第1側部43と、第1側部43に連なる第2側部44とを有していてもよい。第2底面42に対する第1側部43の角度θ2は、第2底面42に平行な平面に対する第2側部44の角度θ3よりも小さくてもよい。
[0021]
 (11)上記(1)に係る炭化珪素半導体装置100において、ソース電極16は、第2側面41において、ソース領域14と接していてもよい。第2領域2は、第1主面51から離間していてもよい。
[0022]
 (12)上記(11)に係る炭化珪素半導体装置100において、第2領域2は、第1領域1に接する第3領域3と、第3領域3と連なりかつドリフト領域12に接する第4領域4とを有していてもよい。第2底面42における第2導電型不純物の濃度は、第3領域3と第4領域4との境界17における第2導電型不純物の濃度よりも高くてもよい。
[0023]
 (13)上記(11)または(12)に係る炭化珪素半導体装置100において、第1底面32に対する第1側面31の角度θ1は、50°以上65°以下であってもよい。これにより、ボディ領域13に形成されるチャネルの移動度を向上することができる。
[0024]
 (14)上記(11)~(13)のいずれかに係る炭化珪素半導体装置100において、第2底面42に対する第2側面41の角度θ2は、50°以上65°以下であってもよい。これにより、セル密度を過度に低減することなく、ソース電極16と第2領域2との接触抵抗を低減することができる。
[0025]
 (15)上記(11)~(13)のいずれかに係る炭化珪素半導体装置100において、第2底面に対する第2側面の角度θ2は、65°より大きく90°以下であってもよい。
[0026]
 (16)上記(15)に係る炭化珪素半導体装置100において、第2主面52に垂直な方向において、第2底面42は、ソース領域14と、ドリフト領域12との間に位置していてもよい。
[0027]
 (17)上記(15)に係る炭化珪素半導体装置100において、第2主面52に垂直な方向において、第2底面42は、ボディ領域13と、第1領域1との間に位置していてもよい。
[0028]
 (18)上記(11)~(17)のいずれかに係る炭化珪素半導体装置100において、炭化珪素基板10は、第1導電型を有し、第1底面32と第2主面52との間に位置し、かつ第1領域1に面する不純物領域18をさらに含んでいてもよい。不純物領域18における第1導電型不純物の濃度は、ドリフト領域12における第1導電型不純物の濃度よりも高くてもよい。
[0029]
 (19)上記(11)~(13)および(18)のいずれかに係る炭化珪素半導体装置100において、第2側面41は、第2底面42に連なる第1側部43と、第1側部43に連なる第2側部44とを有していてもよい。第2底面42に対する第1側部43の角度θ2は、第2底面42に平行な平面に対する第2側部44の角度θ3よりも小さくてもよい。
[0030]
 (20)上記(1)~(19)のいずれかに係る炭化珪素半導体装置100において、第1主面51は、{0001}面または{0001}面に対して8°以下の角度だけオフした面であってもよい。
[0031]
 (21)本開示の一態様に係る炭化珪素半導体装置100は、炭化珪素基板10と、ゲート絶縁膜15と、ソース電極16とを備えている。炭化珪素基板10は、第1主面51と、第1主面51と反対側の第2主面52とを有する。第1主面51は、{0001}面または{0001}面に対して8°以下の角度だけオフした面である。第1主面51には、ゲートトレンチ30と、ソーストレンチ40とが設けられている。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定されている。第1底面32に対する第1側面31の角度θ1は、50°以上65°以下である。ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定されている。第2底面42に対する第2側面41の角度θ2は、50°以上65°以下である。炭化珪素基板10は、第1導電型を有するドリフト領域12と、ドリフト領域12上に設けられ、第1導電型と異なる第2導電型を有するボディ領域13と、ボディ領域13上にあり、ボディ領域13によってドリフト領域12から隔てられており、かつ第1導電型を有するソース領域14と、第2底面42と第2主面52との間にあり、かつ第2導電型を有する第1領域1と、第1領域1と接し、第2側面41の少なくとも一部と第2底面42とを構成し、かつ第2導電型を有する第2領域2とを含む。ゲート絶縁膜15は、第1側面31において、ドリフト領域12と、ボディ領域13と、ソース領域14と接し、かつ第1底面32において、ドリフト領域12と接している。ソース電極16は、第2側面41と第2底面42とにおいて、第2領域2と接している。第2領域2は、第1領域1に接する第3領域3と、第3領域3と連なりかつドリフト領域12に接する第4領域4とを有する。第2底面42における第2導電型不純物の濃度は、第3領域3と第4領域4との境界17における第2導電型不純物の濃度よりも高い。
[0032]
 (22)本開示の一態様に係る炭化珪素半導体装置100の製造方法は以下の工程を備えている。第1主面51と、第1主面51と反対側の第2主面52とを有する炭化珪素基板10が準備される。第1主面51において、ゲートトレンチ30およびソーストレンチ40が形成される。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定されている。ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定されている。炭化珪素基板10は、第1導電型を有するドリフト領域12と、ドリフト領域12上に設けられ、第1導電型と異なる第2導電型を有するボディ領域13と、ボディ領域13上にあり、ボディ領域13によってドリフト領域12から隔てられており、かつ第1導電型を有するソース領域14と、第2底面42と第2主面52との間にあり、かつ第2導電型を有する第1領域1とを含む。第2側面41および第2底面42に向かってイオン注入を行うことにより、第1領域1と接し、第2側面41の少なくとも一部と第2底面42とを構成し、かつ第2導電型を有する第2領域2が形成される。第1側面31において、ドリフト領域12と、ボディ領域13と、ソース領域14と接し、かつ第1底面32において、ドリフト領域12に接するゲート絶縁膜15が形成される。第2側面41と第2底面42とにおいて、第2領域2と接するソース電極16が形成される。
[0033]
 上記(14)に係る炭化珪素半導体装置100の製造方法によれば、ソース電極16は、第2側面41と第2底面42とにおいて、第2領域2と接している。それゆえ、ソース電極16が第1主面51のみにおいて第2領域2と接している場合と比較して、ソース電極16と第2領域2との接触面積を大きくすることができる。結果として、ソース電極16と第2領域2との接触抵抗を低減することができる。また第2領域2は、第1領域1を介してソース電極16と接している。そのため、第2領域2およびソース電極16を等電位にすることができる。結果として、炭化珪素半導体装置の帰還容量が増大することを抑制することができる。さらに第2領域2により、ゲートトレンチ30の第1側面31と第1底面32との角部において電界が集中することを抑制することができる。結果として、ゲート絶縁膜15に対するダメージを低減することができる。
[0034]
 (23)上記(22)に係る炭化珪素半導体装置100の製造方法において、ゲートトレンチ30およびソーストレンチ40は、同時に形成されてもよい。これにより、ゲートトレンチ30およびソーストレンチ40を別々に形成する場合と比較して、炭化珪素半導体装置100の製造工程を短縮することができる。
[0035]
 (24)上記(22)または(23)に係る炭化珪素半導体装置100の製造方法において、ゲートトレンチ30およびソーストレンチ40は、熱エッチングによって形成されてもよい。
[0036]
 (25)上記(22)~(24)のいずれかに係る炭化珪素半導体装置100の製造方法において、第2領域2を形成する工程後であって、かつゲート絶縁膜15を形成する工程前において、炭化珪素基板10に対して活性化アニールが行われてもよい。つまり、ゲート絶縁膜15は、活性化アニール後に形成される。そのため、活性化アニールによりゲート絶縁膜15が荒れることを抑制することができる。結果として、ゲートトレンチ30内に形成されるゲート絶縁膜15の信頼性を向上することができる。
[0037]
 (26)上記(22)~(25)のいずれかに係る炭化珪素半導体装置100の製造方法において、第2領域2を形成する工程は、第1のエネルギーおよび第1のドーズ量の条件でイオン注入を行う工程と、第1のエネルギーよりも高い第2のエネルギーでイオン注入を行う工程とを含んでいてもよい。第1のドーズ量よりも低い第2のドーズ量の条件でイオン注入を行うことにより、接触抵抗の低減にほとんど寄与しない第2領域の下部の形成時間を短縮することができる。
[0038]
 (27)本開示の一態様に係る炭化珪素半導体装置100の製造方法は以下の工程を備えている。第1主面51と、第1主面51と反対側の第2主面52とを有する炭化珪素基板10が準備される。第1主面51において、熱エッチングによりゲートトレンチ30およびソーストレンチ40が同時に形成される。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定されている。ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定されている。炭化珪素基板10は、第1導電型を有するドリフト領域12と、ドリフト領域12上に設けられ、第1導電型と異なる第2導電型を有するボディ領域13と、ボディ領域13上にあり、ボディ領域13によってドリフト領域12から隔てられており、かつ第1導電型を有するソース領域14と、第2底面42と第2主面52との間にあり、かつ第2導電型を有する第1領域1とを含む。第2側面41および第2底面42に向かってイオン注入を行うことにより、第1領域1と接し、第2側面41の少なくとも一部と第2底面42とを構成し、かつ第2導電型を有する第2領域2が形成される。第2領域2を形成する工程後、炭化珪素基板10に対して活性化アニールが行われる。炭化珪素基板10に対して活性化アニールを行う工程後、第1側面31において、ドリフト領域12と、ボディ領域13と、ソース領域14と接し、かつ第1底面32において、ドリフト領域12に接するゲート絶縁膜15が形成される。第2側面41と第2底面42とにおいて、第2領域2と接するソース電極16が形成される。第2領域2を形成する工程は、第1のエネルギーおよび第1のドーズ量の条件でイオン注入を行う工程と、第1のエネルギーよりも高い第2のエネルギーおよび第1のドーズ量よりも低い第2のドーズ量の条件でイオン注入を行う工程とを含む。
[0039]
 [本開示の実施形態の詳細]
 以下、本開示の実施形態(以降、本実施形態と称する)の詳細について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
[0040]
 まず、本実施形態に係る炭化珪素半導体装置の一例としてのMOSFETの構成について説明する。
[0041]
 図1に示されるように、本実施形態に係るMOSFET100は、炭化珪素基板10と、ゲート絶縁膜15と、ゲート電極27と、層間絶縁膜22と、ソース電極16と、ソース配線19と、ドレイン電極20とを主に有している。炭化珪素基板10は、炭化珪素単結晶基板11と、炭化珪素単結晶基板11上に設けられた炭化珪素エピタキシャル層24を含む。炭化珪素基板10は、第1主面51と、第1主面51と反対側にある第2主面52とを有する。炭化珪素エピタキシャル層24は第1主面51を構成する。炭化珪素単結晶基板11は第2主面52を構成する。
[0042]
 第1主面51は、たとえば{0001}面または{0001}面に対して8°以下の角度だけオフした面である。第1主面51は、たとえば(000-1)面または(0001)面であってもよいし、(000-1)面に対して2°以上8°以下の角度だけオフした面であってもよいし、(0001)面に対して2°以上8°以下の角度だけオフした面であってもよい。第1主面51の最大径は、たとえば100mm以上であり、好ましくは150mm以上である。炭化珪素単結晶基板11および炭化珪素エピタキシャル層24は、たとえばポリタイプ4Hの六方晶炭化珪素である。炭化珪素単結晶基板11は、たとえば窒素などのn型不純物を含みn型の導電型を有する。
[0043]
 第1主面51には、ゲートトレンチ30と、ソーストレンチ40とが設けられている。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定されている。ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定されている。炭化珪素エピタキシャル層24は、ドリフト領域12と、ボディ領域13と、ソース領域14と、第1領域1と、第2領域2とを主に含む。
[0044]
 ドリフト領域12は、たとえば窒素などのn型不純物(第1導電型不純物)を含み、n型の導電型(第1導電型)を有する。ドリフト領域12のn型不純物の濃度は、たとえば7×10 15cm -3程度である。炭化珪素単結晶基板11のn型不純物の濃度は、ドリフト領域12のn型不純物の濃度よりも高くてもよい。
[0045]
 ボディ領域13はドリフト領域12上にある。ボディ領域13は、たとえばアルミニウムなどのp型不純物(第2導電型不純物)を含み、p型の導電型(第2導電型)を有する。ボディ領域13のp型不純物の濃度は、ドリフト領域12のn型不純物の濃度よりも低くてもよい。ゲート絶縁膜15と対向するボディ領域13の領域において、チャネルが形成可能である。
[0046]
 ソース領域14は、ボディ領域13上にある。ソース領域14の底面は、ボディ領域13の頂面と接する。ソース領域14は、ボディ領域13によってドリフト領域12から隔てられている。ソース領域14は、たとえば窒素またはリンなどのn型不純物を含んでおり、n型の導電型を有する。ソース領域14は、炭化珪素基板10の第1主面51の一部を構成する。ソース領域14のn型不純物の濃度は、ドリフト領域12のn型不純物の濃度よりも高くてもよい。
[0047]
 第1領域1は、ソーストレンチ40の第2底面42と、第2主面52との間にある。第1領域1は、たとえばアルミニウムなどのp型不純物を含み、p型の導電型を有する。第1領域1は、たとえば第2側面41および第2底面42に面している。第1領域1は、たとえばソーストレンチ40の延在方向に沿って延在している。
[0048]
 第2領域2は、第1領域1と、ドリフト領域12と、ボディ領域13と、ソース領域14とに接している。第2領域2は、たとえばアルミニウムなどのp型不純物を含んでおり、p型の導電型を有する。第2領域2のp型不純物の濃度は、たとえば1×10 19cm -3以上2×10 20cm -3以下である。第2領域2は、第1領域1とソース電極16とを繋いでいる。第1領域1がフローティングであると、ドレイン電極20からの電気力線がゲート電極27に入り、ゲート電極27とドレイン電極20との間の容量(帰還容量)が形成される。本開示の形態によれば、第1領域1を接地することにより、第1領域1がソース電位になる。よって、ドレイン電極20からの電気力線がソース電極16に入る。その場合、ドレイン電極20とソース電極16との間の容量が形成されるが、当該容量はスイッチング電極に影響を与えない。第2領域2は、たとえば第2側面41と、第2底面42とを構成している。第2領域2は、第1主面51の一部を構成していてもよい。第2領域2は、ソース領域14およびボディ領域13を貫通して第1領域1に至るように設けられている。第2領域2は、たとえばソーストレンチ40の延在方向に沿って延在している。
[0049]
 第2領域2は、第3領域3と、第4領域4とを有する。第3領域3は、第1領域1と重なって形成される領域である。そのため、第3領域3におけるp型不純物は、第4領域4におけるp型不純物の濃度よりも高くてもよい。第3領域3は、第1領域1に取り囲まれている。第4領域4は、第3領域3と連なる。第4領域4は、ドリフト領域12に接する。
[0050]
 上記各不純物領域におけるp型不純物の濃度およびn型不純物の濃度は、たとえばSIMS(Secondary Ion Mass Spectrometry)により測定可能である。
[0051]
 図1に示されるように、断面視(第2主面52と平行な方向から見た視野)において、ゲートトレンチ30の幅が、第1主面51から第2主面52に向かうにつれてテーパ状に狭まるように第1側面31が第1底面32に対して傾斜していてもよい。第1底面32に対する第1側面31の角度θ1は、たとえば50°以上65°以下である。第1側面31は、たとえば{0001}面に対して50°以上65°以下傾斜した面であってもよい。代替的に、第1側面31は、第1主面51に対してほぼ垂直であってもよい。第1底面32は、第1主面51とほぼ平行であってもよい。
[0052]
 ゲート絶縁膜15は、ゲートトレンチ30内に設けられている。ゲート絶縁膜15は、第1側面31において、ドリフト領域12と、ボディ領域13と、ソース領域14と接し、かつ第1底面32において、ドリフト領域12に接している。ゲート絶縁膜15は、たとえば熱酸化膜である。ゲート絶縁膜15は、第1主面51においてソース領域14と接していてもよい。ゲート絶縁膜15は、たとえば二酸化珪素を含む材料により構成されている。第1底面32に接しているゲート絶縁膜15の部分の厚みは、第1側面31に接しているゲート絶縁膜15の部分の厚みよりも大きくてもよい。
[0053]
 ゲート電極27は、ゲートトレンチ30の内部においてゲート絶縁膜15上に設けられている。ゲート電極27は、たとえば不純物を含むポリシリコンにより構成されている。ゲート電極27は、たとえば第1主面51と、第1側面31と、第1底面32とに対面するように設けられている。
[0054]
 ソース電極16は、ソーストレンチ40の内部に設けられている。ソース電極16は、第2側面41および第2底面42の各々と接し、かつ第1主面51の一部に接している。言い換えれば、ソース電極16は、第2側面41と第2底面42と第1主面51とにおいて、第2領域2と接している。ソース電極16は、第1主面51においてソース領域14と接している。ソース電極16は、たとえばTiAlSiを含む材料から構成されている。ソース電極16は、NiSiを含む材料から構成されていてもよい。好ましくは、ソース電極16は、ソース領域14および第2領域2の双方とオーミック接合している。ソース電極16と第2領域2との接触面積は、ソース電極16とソース領域14との接触面積よりも大きくてもよい。
[0055]
 図1に示されるように、断面視において、ソーストレンチ40の幅が、第1主面51から第2主面52に向かうにつれてテーパ状に狭まるように第2側面41が第2底面42に対して傾斜していてもよい。第2底面42に対する第2側面41の角度θ2は、たとえば50°以上65°以下である。第2側面41は、たとえば{0001}面に対して50°以上65°以下傾斜した面であってもよい。代替的に、第2側面41は、第1主面51に対してほぼ垂直であってもよい。第2底面42は、第1主面51とほぼ平行であってもよい。
[0056]
 ソース配線19は、ソーストレンチ40の内部においてソース電極16に接している。ソース配線19は、たとえばアルミニウムを含む材料から構成されている。ソース配線19は、第2側面41および第2底面42の双方に面している。ソース配線19は、層間絶縁膜22を覆っている。
[0057]
 層間絶縁膜22は、ゲート電極27と、ゲート絶縁膜15と、ソース配線19とに接して設けられている。層間絶縁膜22は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜22は、ゲート電極27とソース電極16とを電気的に絶縁している。ドレイン電極20は、第2主面52において炭化珪素単結晶基板11と接しており、ドリフト領域12と電気的に接続されている。ドレイン電極20は、たとえばNiSiまたはTiAlSiを含む材料から構成されている。
[0058]
 図2は、図1の矢印IIに沿った方向における、第1領域1および第2領域2のp型不純物の濃度分布を示している。図2において、一点鎖線は第1領域1を形成する工程におけるp型不純物濃度プロファイルを示し、実線は第2領域2を形成する工程におけるp型不純物濃度プロファイルを示している。図2に示されるように、第2領域2は、第1領域1と重なる第3領域3と、第3領域3と第2底面42との間にある第4領域4とを有する。第2底面42(深さが0μmの位置)から深さが約0.6μmまでの範囲においては、第4領域4のp型不純物濃度はほぼ一定である。深さが約0.6μmから深さが約1μmまでの領域においては、第2底面42から第2主面52に向かうにつれて第4領域4のp型不純物濃度は単調に減少する。第4領域4は、たとえば5段イオン注入により形成される。第2底面42における第4領域4のp型不純物の濃度a2は、たとえば1×10 19cm -3以上2×10 20cm -3以下である。第1領域1のp型不純物の最大の濃度a1は、たとえば1×10 17cm -3以上1×10 19cm -3未満である。第4領域4のp型不純物の最大の濃度は、第1領域1のp型不純物の最大の濃度よりも高い。第2主面52に対して垂直な方向において、第2底面42と、第4領域4および第3領域3の境界17(図1参照)との距離は、約1.0μmである。第4領域4および第3領域3の境界17のp型不純物の濃度は、たとえば1×10 17cm -3以上1×10 18cm -3以下である。
[0059]
 図3に示されるように、平面視(第2主面52に対して垂直な方向から見た視野)において、ソーストレンチ40の形状は、たとえば六角形である。隣り合う2つのソーストレンチ40の間に、ゲートトレンチ30が設けられている。第1主面51は、ソーストレンチ40の第2側面41と、ゲートトレンチ30の第1側面31とを繋いでいる。ゲートトレンチ30の形状は、たとえばハニカム形状である。ゲートトレンチ30は、ソーストレンチ40を取り囲んでいてもよい。図3において、ハッチングで示した領域は、第2領域2である。図3に示されるように、平面視において、第2領域2の形状は、たとえば六角形である。第2領域2は、ソーストレンチ40を取り囲むように設けられている。ゲートトレンチ30は、第2領域2を取り囲むように設けられている。
[0060]
 (炭化珪素半導体装置の第1変形例)
 次に、MOSFET100の第1変形例の構成について説明する。図4は、図1の矢印IIに沿った方向における、第1領域1および第2領域2のp型不純物の濃度分布の第1変形例を示している。図4に示されるように、第2底面42(深さが0μmの位置)から深さが約0.8μmまでの範囲においては、第2底面42から第2主面52に向かうに従って、第4領域4のp型不純物濃度は極大値と極小値とを交互に示しながら徐々に減少している。深さが約0.8μmから深さが約0.92μmまでの領域においては、第2底面42から第2主面52に向かうにつれて第4領域4のp型不純物濃度は単調に減少する。第4領域4は、たとえば4段イオン注入により形成される。第2主面52に対して垂直な方向において、第2底面42と、第4領域4および第3領域3の境界17(図1参照)との距離は、約0.92μmである。第4領域4および第3領域3の境界17のp型不純物の濃度は、たとえば1×10 17cm -3以上1×10 18cm -3以下である。
[0061]
 (炭化珪素半導体装置の第2変形例)
 次に、MOSFET100の第2変形例の構成について説明する。図5は、図1の矢印IIに沿った方向における、第1領域1および第2領域2のp型不純物の濃度分布の第2変形例を示している。図5に示されるように、第2底面42(深さが0μmの位置)から深さが約0.05μmまでの範囲において、第2底面42から第2主面52に向かうにつれて第4領域4のp型不純物濃度は単調に減少する。第4領域4は、たとえば1段イオン注入により形成される。第2主面52に対して垂直な方向において、第2底面42と、第4領域4および第3領域3の境界17(図1参照)との距離は、約0.05μmである。第4領域4および第3領域3の境界17のp型不純物の濃度は、たとえば1×10 18cm -3以上1×10 19cm -3以下である。第1領域1と第2底面42との距離が短い場合(たとえば0.1μm程度)には、1段イオン注入により第2領域2を形成することができる。
[0062]
 (炭化珪素半導体装置の第3変形例)
 次に、MOSFET100の第3変形例の構成について説明する。図6に示されるように、平面視において、ソーストレンチ40およびゲートトレンチ30の形状は、ストライプ形状であってもよい。ゲートトレンチ30は、ソーストレンチ40の延在方向(図6の上下方向)と平行な方向に延在していてもよい。ゲートトレンチ30と、ソーストレンチ40とは、ソーストレンチ40の延在方向と垂直な方向(図6の左右方向)に沿って交互に設けられていてもよい。図6において、ハッチングで示した領域は、第2領域2である。図6に示されるように、平面視において、第2領域2の形状は、たとえばストライプ形状である。第2領域2は、ソーストレンチ40の延在方向に沿って設けられている。
[0063]
 (炭化珪素半導体装置の第4変形例)
 次に、MOSFET100の第4変形例の構成について説明する。図7に示されるように、第2領域2は、第1領域1に接する第3領域3と、第3領域3と連なりかつドリフト領域12に接する第4領域4とを有していてもよい。第4領域4は、ドリフト領域12および第3領域の双方と接する第5領域5と、第5領域5とソーストレンチ40とに挟まれた第6領域6とを有している。第6領域6は、第1主面51と、第2側面41と、第2底面42とにおいて、ソース電極16と接している。
[0064]
 図8は、図7の矢印VIに沿った方向における、第1領域1および第2領域2のp型不純物の濃度分布を示している。図8において、一点鎖線は第1領域1を形成する工程におけるp型不純物濃度プロファイルを示し、実線は第2領域2を形成する工程におけるp型不純物濃度プロファイルを示している。図8に示されるように、第2領域2は、第3領域3と、第4領域4とを有する。第4領域4は、第5領域5と、第6領域6とを有する。図8に示されるように、第4領域4のp型不純物濃度は、第2底面42から約0.15μm離れた位置で極小値を示し、第2底面42から約0.45μm離れた位置で極大値を示してもよい。第4領域4は、たとえば2段イオン注入により形成される。第2主面52に対して垂直な方向において、第2底面42と、第4領域4および第3領域3の境界17(図7参照)との距離は、約0.7μmである。第4領域4および第3領域3の境界17のp型不純物の濃度は、たとえば1×10 17cm -3以上1×10 18cm -3以下である。
[0065]
 第4領域4においてp型不純物濃度の極小値を示す位置より第2主面52側が第5領域5であり、第2底面42側が第6領域6である。第5領域5のp型不純物の最大の濃度a3は、第6領域6のp型不純物の最大の濃度a2よりも低い。第5領域5のp型不純物の最大の濃度a3は、たとえば1×10 17cm -3以上2×10 19cm -3未満である。第6領域6のp型不純物の最大の濃度a2は、たとえば1×10 19cm -3以上2×10 20cm -3以下である。第3領域3は、第1領域1と重なる。図8に示されるように、第2底面42におけるp型不純物の濃度a2は、第3領域3と第4領域4との境界17におけるp型不純物の濃度よりも高い。
[0066]
 (炭化珪素半導体装置の第5変形例)
 次に、MOSFET100の第5変形例の構成について説明する。図9に示されるように、炭化珪素基板10は、第9領域9をさらに含んでいてもよい。第9領域9は、ゲートトレンチ30の第1底面32と、第2主面52との間にある。第9領域9は、たとえばアルミニウムなどのp型不純物を含み、p型の導電型を有する。第9領域9のp型不純物の最大の濃度は、第1領域1のp型不純物の最大の濃度とほぼ同じである。第9領域9は、第1領域1と同時に形成され得る。第9領域9の上面と第1底面32との間の距離は、第1領域1の上面と第2底面42との間の距離とほぼ同じである。
[0067]
 第9領域9は、たとえば第1底面32に面している。第9領域9は、たとえばゲートトレンチ30の延在方向に沿って延在している。第9領域9は、第1領域1と電気的に接続されている。第9領域9は、第1底面32から離間している。第9領域9と、第1底面32との間には、ドリフト領域12がある。第9領域9により、ゲートトレンチ30の第1側面31と第1底面32とにより形成される角部における電界集中を緩和することができる。
[0068]
 (炭化珪素半導体装置の第6変形例)
 次に、MOSFET100の第6変形例の構成について説明する。図25に示されるように、第2領域2は、第1主面51から離間していてもよい。言い換えれば、第2領域2は、第1主面51を構成していない。第2領域2は、ボディ領域13に接しており、ソース領域14から離間している。ソース領域14と、ボディ領域13と、第2領域2とは、第2側面41において、ソース電極16に接している。第2側面41は、ソース領域14と、ボディ領域13と、第2領域2とにより構成されている。第2主面52に平行な方向において、第2領域2の幅は、ソーストレンチ40の開口部の幅よりも小さくてもよい。第2領域2とボディ領域13との境界は、第2主面52に対して垂直な方向において、ソース領域14とボディ領域13との境界よりも第2主面52側にあってもよい。これにより、ソース領域14および第2領域2の各々と、ソース電極16との接触抵抗を低減することができる。
[0069]
 (炭化珪素半導体装置の第7変形例)
 次に、MOSFET100の第7変形例の構成について説明する。図26に示されるように、炭化珪素基板10は、不純物領域18を有していてもよい。不純物領域18は、JFET(Junction Field Effect Transistor)領域である。不純物領域18は、たとえば窒素などのn型不純物(第1導電型不純物)を含み、n型の導電型(第1導電型)を有する。不純物領域18は、第1底面32と第2主面52との間に位置する。不純物領域18は、第1領域1に面する。断面視において、不純物領域18は、一対の第1領域1の間に位置する。不純物領域18は、第1領域1と接していてもよい。断面視において、不純物領域18は、一対の第1領域1に挟まれていてもよい。
[0070]
 不純物領域18における第1導電型不純物の濃度は、ドリフト領域12における第1導電型不純物の濃度よりも高い。不純物領域18におけるn型不純物の濃度は、たとえば1×10 15cm -3以上5×10 17cm -3以下である。不純物領域18の厚みは、第1領域1の厚みとほぼ同じである。不純物領域18は、第1底面32および第1側面31の双方に面していてもよい。第2主面52に平行な方向においては、不純物領域18の幅は、第1底面32の幅よりも大きくてもよい。これにより、第1領域1による狭窄抵抗を抑制することができる。結果として、オン抵抗を低減することができる。
[0071]
 (炭化珪素半導体装置の第8変形例)
 次に、MOSFET100の第8変形例の構成について説明する。図27に示されるように、ソーストレンチ40の第2側面41は、第1主面51に対してほぼ垂直に延在していてもよい。第2底面42に対する第2側面41の角度θ2は、たとえば65°より大きく90°以下である。角度θ2は、70°以上であってもよいし、80°以上であってもよい。第2領域2は、第3領域3と、第4領域4とを含んでいる。第4領域4は、第7領域7と、第8領域8とを有している。第8領域8は、第3領域3と連なる。第7領域7は、第8領域8に対して、第3領域3の反対側にある。第8領域8は、第7領域7と第3領域3とに挟まれている。第2主面52に垂直な方向において、第7領域7と第8領域8との境界は、ボディ領域13と第1領域1との間に位置していてもよい。
[0072]
 第2主面52と平行な方向において、第7領域7の幅は、第8領域8の幅よりも大きくてもよい。第8領域8の幅は、第3領域3の幅とほぼ同じであってもよい。第7領域7の幅は、第3領域3の幅よりも大きくてもよい。第7領域7の幅は、第2底面42の幅よりも大きくてもよい。第2主面52に垂直な方向において、第2底面42は、ソース領域14と、ドリフト領域12との間に位置していてもよい。言い換えれば、第2主面52に垂直な方向において、第2底面42は、ソース領域14とボディ領域13との境界と、ボディ領域13とドリフト領域12との境界との間に位置していてもよい。第2底面42を含む平面は、ボディ領域13に交差してもよい。第2主面52に平行な方向において、ソーストレンチ40の開口部の幅は、ゲートトレンチ30の開口部の幅よりも小さい。これにより、セルピッチを縮小することができる。またソーストレンチ40の第2底面42がボディ領域13に交差するように配置されることで、ソーストレンチ40の第2底面42がボディ領域13によって囲まれる。そのため、ソース電極16がドリフト領域12を介してドレイン電極20とショートすることを抑制することができる。
[0073]
 (炭化珪素半導体装置の第9変形例)
 次に、MOSFET100の第9変形例の構成について説明する。図28に示されるように、ソーストレンチ40の深さは、ゲートトレンチ30の深さとほぼ同じであってもよい。ソーストレンチ40の第2側面41は、第1主面51に対してほぼ垂直に延在していてもよい。第2主面52に垂直な方向において、第2底面42は、ボディ領域13と、第1領域1との間に位置していてもよい。言い換えれば、第2主面52に垂直な方向において、第2底面42は、ボディ領域13およびドリフト領域12の境界と、第4領域4および第3領域3の境界との間に位置していてもよい。第2底面42を含む平面は、ドリフト領域12に交差してもよい。第2主面52に平行な方向において、ソーストレンチ40の開口部の幅は、ゲートトレンチ30の開口部の幅よりも小さい。これにより、セルピッチを縮小することができる。
[0074]
 (炭化珪素半導体装置の第10変形例)
 次に、MOSFET100の第10変形例の構成について説明する。図29に示されるように、ソーストレンチ40は、2段階以上のトレンチで構成されていてもよい。具体的には、第2側面41は、第1側部43と、第2側部44とを含む。第1側部43は、第2底面42に連なる。第2側部44は、第1側部43に連なる。第2底面42に対する第1側部43の角度θ2は、第2底面42に平行な平面に対する第2側部44の角度θ3よりも小さくてもよい。第2底面42に対する第1側部43の角度θ2は、たとえば50°以上65°以下である。角度θ3は、たとえば65°より大きく90°以下である。角度θ3は、70°以上であってもよいし、80°以上であってもよい。第2主面52に平行な方向において、ソーストレンチ40の開口部の幅は、ゲートトレンチ30の開口部の幅よりも小さい。これにより、セルピッチを縮小することができる。これにより、セルピッチを縮小することができる。
[0075]
 第2側部44は、第1主面51に連なっていてもよい。第2側部44は、第1主面51に対してほぼ垂直に延在していてもよい。ソース領域14およびボディ領域13は、第2側部44においてソース電極16に接している。第2側部44は、ソース領域14およびボディ領域13により構成されている。第2領域2は、第1側部43および第2底面42においてソース電極16に接している。第1側部43および第2底面42は、第2領域2により構成されている。第2領域2は、第1主面51から離間している。第2領域2は、ボディ領域13に接しており、ソース領域14から離間している。これにより、ソース領域14および第2領域2の各々と、ソース電極16との接触抵抗を低減することができる。
[0076]
 炭化珪素基板10は、不純物領域18を有していてもよい。不純物領域18は、JFET領域である。不純物領域18は、たとえば窒素などのn型不純物(第1導電型不純物)を含み、n型の導電型(第1導電型)を有する。不純物領域18は、第1底面32と第2主面52との間に位置する。図29に示されるように、断面視において、不純物領域18は、一対の第1領域1の間に位置する。不純物領域18における第1導電型不純物の濃度は、ドリフト領域12における第1導電型不純物の濃度よりも高い。不純物領域18におけるn型不純物の濃度は、たとえば1×10 15cm -3以上5×10 17cm -3以下である。不純物領域18の厚みは、第1領域1の厚みとほぼ同じである。不純物領域18は、第1底面32および第1側面31の双方に面していてもよい。第2主面52に平行な方向においては、不純物領域18の幅は、第1底面32の幅よりも大きくてもよい。これにより、第1領域1による狭窄抵抗を抑制することができる。結果として、オン抵抗を低減することができる。
[0077]
 (炭化珪素半導体装置の第11変形例)
 次に、MOSFET100の第11変形例の構成について説明する。図30に示されるように、炭化珪素基板10は、不純物領域18を有していてもよい。不純物領域18は、JFET領域である。不純物領域18は、たとえば窒素などのn型不純物(第1導電型不純物)を含み、n型の導電型(第1導電型)を有する。不純物領域18は、第1底面32と第2主面52との間に位置する。不純物領域18は、第1領域1に面する。断面視において、不純物領域18は、一対の第1領域1の間に位置する。不純物領域18は、第1領域1と接していてもよい。断面視において、不純物領域18は、一対の第1領域1に挟まれていてもよい。第2領域2は、第1主面51の一部を構成していてもよい。
[0078]
 不純物領域18における第1導電型不純物の濃度は、ドリフト領域12における第1導電型不純物の濃度よりも高い。不純物領域18におけるn型不純物の濃度は、たとえば1×10 15cm -3以上5×10 17cm -3以下である。不純物領域18の厚みは、第1領域1の厚みとほぼ同じである。不純物領域18は、第1底面32および第1側面31の双方に面していてもよい。第2主面52に平行な方向においては、不純物領域18の幅は、第1底面32の幅よりも大きくてもよい。これにより、第1領域1による狭窄抵抗を抑制することができる。結果として、オン抵抗を低減することができる。
[0079]
 (炭化珪素半導体装置の第12変形例)
 次に、MOSFET100の第12変形例の構成について説明する。図31に示されるように、ソーストレンチ40は、2段階以上のトレンチで構成されていてもよい。具体的には、第2側面41は、第1側部43と、第2側部44とを含む。第1側部43は、第2底面42に連なる。第2側部44は、第1側部43に連なる。第2底面42に対する第1側部43の角度θ2は、第2底面42に平行な平面に対する第2側部44の角度θ3よりも小さくてもよい。第2底面42に対する第1側部43の角度θ2は、たとえば50°以上65°以下である。角度θ3は、たとえば65°より大きく90°以下である。角度θ3は、70°以上であってもよいし、80°以上であってもよい。第2主面52に平行な方向において、ソーストレンチ40の開口部の幅は、ゲートトレンチ30の開口部の幅よりも小さい。これにより、セルピッチを縮小することができる。これにより、セルピッチを縮小することができる。
[0080]
 第2側部44は、第1主面51に連なっていてもよい。第2側部44は、第1主面51に対してほぼ垂直に延在していてもよい。第2領域2は、第1側部43、第2側部44および第2底面42においてソース電極16に接している。第1側部43、第2側部44および第2底面42は、第2領域2により構成されている。第2領域2は、第1主面51の一部を構成している。第2領域2は、ボディ領域13およびソース領域14に接している。これにより、第2領域2と、ソース電極16との接触抵抗を低減することができる。
[0081]
 (炭化珪素半導体装置の第13変形例)
 次に、MOSFET100の第13変形例の構成について説明する。図32に示されるように、ソーストレンチ40の第2側面41は、第1主面51に対してほぼ垂直に延在していてもよい。第2底面42に対する第2側面41の角度θ2は、たとえば65°より大きく90°以下である。角度θ2は、70°以上であってもよいし、80°以上であってもよい。第2領域2は、第3領域3と、第4領域4とを含んでいる。第4領域4は、第7領域7と、第8領域8とを有している。第8領域8は、第3領域3と連なる。第7領域7は、第8領域8に対して、第3領域3の反対側にある。第8領域8は、第7領域7と第3領域3とに挟まれている。第2主面52に垂直な方向において、第7領域7と第8領域8との境界は、ボディ領域13と第1領域1との間に位置していてもよい。第2領域2は、第1主面51から離間していてもよい。ソース電極16は、第2側面41において、ソース領域14と接していてもよい。
[0082]
 第2主面52と平行な方向において、第7領域7の幅は、第8領域8の幅よりも大きくてもよい。第8領域8の幅は、第3領域3の幅とほぼ同じであってもよい。第7領域7の幅は、第3領域3の幅よりも大きくてもよい。第7領域7の幅は、第2底面42の幅よりも大きくてもよい。第2主面52に垂直な方向において、第2底面42は、ソース領域14と、ドリフト領域12との間に位置していてもよい。言い換えれば、第2主面52に垂直な方向において、第2底面42は、ソース領域14とボディ領域13との境界と、ボディ領域13とドリフト領域12との境界との間に位置していてもよい。第2底面42を含む平面は、ボディ領域13に交差してもよい。第2主面52に平行な方向において、ソーストレンチ40の開口部の幅は、ゲートトレンチ30の開口部の幅よりも小さい。これにより、セルピッチを縮小することができる。またソーストレンチ40の第2底面42がボディ領域13に交差するように配置されることで、ソーストレンチ40の第2底面42がボディ領域13によって囲まれる。そのため、ソース電極16がドリフト領域12を介してドレイン電極20とショートすることを抑制することができる。
[0083]
 (炭化珪素半導体装置の第14変形例)
 次に、MOSFET100の第14変形例の構成について説明する。図33に示されるように、ソーストレンチ40の深さは、ゲートトレンチ30の深さとほぼ同じであってもよい。ソーストレンチ40の第2側面41は、第1主面51に対してほぼ垂直に延在していてもよい。第2主面52に垂直な方向において、第2底面42は、ボディ領域13と、第1領域1との間に位置していてもよい。言い換えれば、第2主面52に垂直な方向において、第2底面42は、ボディ領域13およびドリフト領域12の境界と、第4領域4および第3領域3の境界との間に位置していてもよい。第2底面42を含む平面は、ドリフト領域12に交差してもよい。第2領域2は、第1主面51から離間していてもよい。ソース電極16は、第2側面41において、ソース領域14と接していてもよい。第2主面52に平行な方向において、ソーストレンチ40の開口部の幅は、ゲートトレンチ30の開口部の幅よりも小さい。これにより、セルピッチを縮小することができる。
[0084]
 次に、本実施形態に係るMOSFET100の製造方法について説明する。
 まず、炭化珪素基板を準備する工程(S10:図10)が実施される。たとえば昇華法を用いて炭化珪素単結晶基板11が準備される。炭化珪素単結晶基板11のポリタイプは、たとえば4Hである。炭化珪素単結晶基板の最大径は、たとえば100mm以上であり、好ましくは150mm以上である。次に、炭化珪素単結晶基板11上に炭化珪素エピタキシャル層24が形成される。具体的には、たとえば原料ガスとしてシラン(SiH 4)とプロパン(C 38)との混合ガスを用い、キャリアガスとしてたとえば水素ガス(H 2)を用い、ドーパントガスとしてアンモニア(NH 3)を用いたCVD(Chemical Vapor Deposition)法により、炭化珪素単結晶基板11上にドリフト領域12が形成される(図11参照)。ドリフト領域12の厚みは、たとえば9μmである。ドリフト領域12が含む窒素原子の濃度は、たとえば7×10 15cm -3程度である。
[0085]
 次に、ドリフト領域12の表面53にマスク層(図示せず)が形成される。マスク層は、第1領域1が形成される領域上に開口部を有する。当該マスク層を用いて、ドリフト領域12の表面53に対して、たとえばアルミニウムなどのp型不純物がイオン注入される。これにより、ドリフト領域12内において、表面53の一部を構成する第1領域1が形成される(図12参照)。第1領域1の厚みは、たとえば0.1μm以上1.2μm以下である。第1領域1におけるp型不純物の最大の濃度は、1×10 16cm -3以上1×10 19cm -3未満である。次に、マスク層が表面53から除去される。次に、たとえば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとしてたとえば水素ガスを用い、ドーパントガスとしてアンモニアを用いたCVD法により、ドリフト領域12および第1領域1上にn型領域が形成される。
[0086]
 次に、イオン注入工程が実施される。n型領域に対して、たとえばアルミニウムなどのp型不純物がイオン注入される。これにより、p型の導電型を有するボディ領域13が形成される。ボディ領域13は、第1領域1と離間するように形成される。次に、ボディ領域13に対して、たとえばリンなどのn型不純物がイオン注入される。これにより、n型の導電型を有するソース領域14が形成される(図13参照)。ソース領域14の厚みは、たとえば0.4μmである。ソース領域14は、第1主面51を構成する。ソース領域14が含むn型不純物の濃度は、ボディ領域13が含むp型不純物の濃度よりも高い。
[0087]
 次に、ゲートトレンチおよびソーストレンチを形成する工程(S20:図10)が実施される。たとえば、ソース領域14から構成される第1主面51上に、ゲートトレンチ30(図1)およびソーストレンチ40(図1)が形成される位置上に開口を有するマスク60が形成される。マスク60を用いて、ソース領域14と、ボディ領域13と、ドリフト領域12の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてSF 6またはSF 6とO 2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ30およびソーストレンチ40が形成される領域に、第1主面51に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第1主面51とほぼ平行な底部とを有する凹部が形成される。
[0088]
 次に、凹部において熱エッチングが行われる。熱エッチングは、第1主面51上にマスク60が形成された状態で、たとえば、少なくとも1種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも1種類以上のハロゲン原子は、塩素(Cl)原子およびフッ素(F)原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Cl 2、BCl 3、SF 6またはCF 4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば700℃以上1000℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
[0089]
 上記熱エッチングにより、第1主面51において、ゲートトレンチ30およびソーストレンチ40が形成される(図14参照)。好ましくは、ゲートトレンチ30およびソーストレンチ40は、同時に形成される。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定される。第1側面31は、ソース領域14と、ボディ領域13と、ドリフト領域12とにより構成される。第1底面32は、ドリフト領域12により構成される。第1底面32に対する第1側面31の角度θ1は、たとえば54.7°である。同様に、ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定される。第2側面41は、ソース領域14と、ボディ領域13と、ドリフト領域12とにより構成される。第2底面42は、ドリフト領域12により構成される。第2底面42に対する第2側面41の角度θ2は、たとえば54.7°である。次に、マスク60が第1主面51から除去される(図15参照)。
[0090]
 以上により、図15に示す炭化珪素基板10が準備される。炭化珪素基板10は、n型を有するドリフト領域12と、ドリフト領域12上に設けられ、n型と異なるp型を有するボディ領域13と、ボディ領域13上にあり、ボディ領域13によってドリフト領域12から隔てられており、かつn型を有するソース領域14と、第2底面42と第2主面52との間にあり、かつp型を有する第1領域1とを含む。炭化珪素基板は、第1主面51と反対側の第2主面52とを有する。第1主面51は、ソース領域14により構成される。第2主面52は、炭化珪素単結晶基板11により構成される。
[0091]
 次に、第2領域を形成する工程(S30:図10)が実施される。第2領域を形成する工程においては、図2、図4および図5に示されたp型不純物濃度のプロファイルを有するように、第2領域が形成される。まず、第2領域が形成される領域上に開口を有するマスク61が形成される。マスク61は、第1主面51と、第1側面31と、第1底面32とを覆うように形成される。次に、イオン注入工程が実施される。マスク61を用いて、ソーストレンチ40の第2側面41および第2底面42に向かって、たとえばアルミニウムなどのp型不純物のイオン注入が行われる。これにより、第1領域1と接し、第2側面41の少なくとも一部と第2底面42とを構成し、かつp型を有する第2領域2が形成される(図16参照)。p型不純物は、第1主面51に対してほぼ垂直な方向(図16の矢印の方向)にイオン注入される。p型不純物は、第2底面42を通過し、ドリフト領域12および第1領域1にイオン注入される。p型不純物は、第2側面41を通過し、ソース領域14と、ボディ領域13と、ドリフト領域12とにイオン注入される。p型不純物は、第1主面51を通過して、ソース領域14にイオン注入される。第2領域2は、第1領域1と重なるように形成された第3領域3と、ドリフト領域12とボディ領域13とソース領域14とに重なるように形成された第4領域4とを有する。
[0092]
 図2に示されたp型不純物濃度のプロファイルを形成するためには、たとえば5段注入が行われる。まず注入ドーズ量が3×10 14cm -2でありかつ注入エネルギーが150keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が4×10 14cm -2でありかつ注入エネルギーが300keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が4×10 14cm -2でありかつ注入エネルギーが500keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が4×10 14cm -2でありかつ注入エネルギーが700keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が4×10 14cm -2でありかつ注入エネルギーが900keVである条件で、アルミニウムが炭化珪素基板10に注入される。なお上記注入の順序は適宜変更可能である。
[0093]
 図4に示されたp型不純物濃度のプロファイルを形成するためには、たとえば4段注入が行われる。まず注入ドーズ量が3×10 14cm -2でありかつ注入エネルギーが150keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が2×10 14cm -2でありかつ注入エネルギーが300keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が8×10 13cm -2でありかつ注入エネルギーが600keVである条件で、アルミニウムが炭化珪素基板10に注入される。次に、注入ドーズ量が4×10 13cm -2でありかつ注入エネルギーが1MeVである条件で、アルミニウムが炭化珪素基板10に注入される。なお上記注入の順序は適宜変更可能である。
[0094]
 図5に示されたp型不純物濃度のプロファイルを形成するためには、たとえば1段注入が行われる。注入ドーズ量が6×10 14cm -2でありかつ注入エネルギーが100keVである条件で、アルミニウムが炭化珪素基板10に注入される。以上のように、第1領域1と第2底面42との距離が短い場合(たとえば0.1μm程度)は、1回のイオン注入により第2領域2が形成される。一方、第1領域1と第2底面42との距離が長い場合(たとえば1μm程度)は、異なる注入エネルギーで複数回イオン注入を行うことにより、第2領域2が形成される。イオン注入工程後、マスク61が除去される。
[0095]
 次に、活性化アニールを行う工程(S40:図10)が実施される。具体的には、不活性ガス雰囲気下において炭化珪素基板10に対して活性化アニールが行われる。これにより、炭化珪素基板10にイオン注入された不純物が活性化する。活性化アニールの温度は、好ましくは1500℃以上1900℃以下であり、たとえば1700℃程度である。活性化アニールの時間は、たとえば30分程度である。活性化アニールの雰囲気は、たとえばAr雰囲気である。好ましくは、活性化アニールを行う工程(S40:図10)は、第2領域を形成する工程(S30:図10)後であって、かつゲート絶縁膜を形成する工程(S50:図10)前において行われる。活性化アニールを行う工程においては、第1主面51と、第1側面31と、第1底面32と、第2側面41と、第2底面42とを覆うに保護膜(図示せず)が炭化珪素基板10上に設けられた状態で、炭化珪素基板10が加熱されることが望ましい。これにより、活性化アニールによって、第1主面51と、第1側面31と、第1底面32と、第2側面41と、第2底面42とが荒れることを抑制することができる。
[0096]
 次に、ゲート絶縁膜を形成する工程(S50:図10)が実施される。炭化珪素基板10が、酸素を含む雰囲気中において、たとえば1300℃以上1400℃以下の温度で加熱される。これにより、炭化珪素基板10上にゲート絶縁膜15が形成される。ゲート絶縁膜15は、第1主面51と、ゲートトレンチ30と、ソーストレンチ40とに接するように形成される。具体的には、ゲート絶縁膜15は、第1底面32においてドリフト領域12と接し、第1側面31においてドリフト領域12とボディ領域13とソース領域14と接し、かつ第1主面51においてソース領域14と接する。同様に、ゲート絶縁膜15は、第1底面32においてドリフト領域12と接し、かつ第2側面41においてドリフト領域12とボディ領域13とソース領域14とに接する。
[0097]
 炭化珪素基板10を熱酸化することによりゲート絶縁膜15を形成した後に、一酸化窒素(NO)ガス雰囲気中において炭化珪素基板10に対して熱処理(NOアニール)が行われてもよい。NOアニールにおいて、炭化珪素基板10が、たとえば1100℃以上1300℃以下の条件下で1時間程度保持される。これにより、ゲート絶縁膜15とボディ領域13との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、窒素原子の導入が可能であれば、NOガス以外のガス(たとえばN 2O)が雰囲気ガスとして用いられてもよい。NOアニールの後にさらに、雰囲気ガスとしてアルゴン(Ar)を用いるArアニールが行われてもよい。Arアニールの加熱温度は、たとえば上記NOアニールの加熱温度以上である。Arアニールの時間は、たとえば1時間程度である。これにより、ゲート絶縁膜15とボディ領域13との界面領域における界面準位の形成がさらに抑制される。
[0098]
 次に、ゲート電極を形成する工程が実施される。たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法により、ゲート絶縁膜15上にゲート電極27が形成される。ゲート電極は、たとえばポリシリコンから構成される。ゲート電極27は、ゲートトレンチ30の内部に配置され、ゲート絶縁膜15上においてゲートトレンチ30の第1側面31および第1底面32の各々と対面するように形成される。同様に、ゲート電極27は、ソーストレンチ40の内部に配置され、ゲート絶縁膜15上においてソーストレンチ40の第2側面41および第2底面42の各々と対面するように形成される(図17参照)。次に、ソーストレンチ40内のゲート電極27の部分がエッチングにより除去される。
[0099]
 次に、層間絶縁膜を形成する工程が形成される。たとえば、ゲート電極27を覆い、かつゲート絶縁膜15と接するように層間絶縁膜22が形成される。好ましくは、層間絶縁膜22は、たとえば化学気相成長法により形成される。層間絶縁膜22は、たとえば二酸化珪素を含む材料から構成されている。次に、層間絶縁膜22およびゲート絶縁膜15の一部がエッチングされる。これにより、ソーストレンチ40がゲート絶縁膜15から露出する(図18参照)。
[0100]
 次に、ソース電極を形成する工程が実施される。たとえばスパッタリング法により、ソース領域14および第2領域2の双方に接するソース電極16が形成される。ソース電極16は、ソーストレンチ40内に形成される。具体的には、ソース電極16は、第2側面41と第2底面42と第1主面51とにおいて、第2領域2と接する。ソース電極16は、第1主面51においてソース領域14と接する。ソース電極16は、たとえばTiAlSiを含む材料から構成されている。次に、合金化アニールが実施される。具体的には、ソース領域14および第2領域2と接するソース電極16が、たとえば900℃以上1100℃以下の温度で5分程度保持される。これにより、ソース電極16の少なくとも一部が、炭化珪素基板10が含む珪素と反応してシリサイド化する。これにより、ソース領域14とオーミック接合するソース電極16が形成される。好ましくは、ソース電極16は、第2領域2とオーミック接合する。
[0101]
 次に、ソース電極16と電気的に接続されるソース配線19が形成される。ソース配線19は、ソーストレンチ40内においてソース電極16と接するように形成される。次に、第2主面52において、炭化珪素基板10がバックグラインディングされる。これにより、炭化珪素基板10が薄くされる。次に、第2主面52と接するようにドレイン電極20が形成される。以上により、本実施形態に係るMOSFET100(図1)が製造される。
[0102]
 なお上記実施形態においては、第1導電型および第2導電型はそれぞれn型およびp型であるとして説明したが、第1導電型および第2導電型はそれぞれp型およびn型であってもよい。また上記実施形態においては、炭化珪素半導体装置がMOSFETの場合について説明したが、炭化珪素半導体装置は、MOSFETに限定されない。炭化珪素半導体装置は、たとえばIGBT(Insulated Gate Bipolar Transistor)等であってもよい。
[0103]
 (炭化珪素半導体装置の製造方法の第1変形例)
 次に、MOSFET100の第1変形例の製造方法について説明する。第1変形例に係るMOSFETの製造方法は、ゲートトレンチを形成する工程と、ソーストレンチを形成する工程とが別々に行われる点において、主に上記本実施形態に係るMOSFET100の製造方法と異なっており、その他の点については上記本実施形態に係るMOSFET100の製造方法とほぼ同様である。以下において、上記本実施形態に係るMOSFET100の製造方法と異なる点を中心に説明する。
[0104]
 まず、炭化珪素基板を準備する工程(S10:図19)が実施される。具体的には、図11~図13に示される工程を経て、ドリフト領域12と、第1領域1と、ボディ領域13と、ソース領域14とを含む炭化珪素基板10が準備される。
[0105]
 次に、ソーストレンチを形成する工程(S15:図19)が実施される。たとえば、ソース領域14から構成される第1主面51上に、ソーストレンチ40(図1)が形成される位置上に開口を有するマスク60が形成される。マスク60を用いて、ソース領域14と、ボディ領域13と、ドリフト領域12の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてSF 6またはSF 6とO 2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ソーストレンチ40が形成される領域に、第1主面51に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第1主面51とほぼ平行な底部とを有する凹部が形成される。
[0106]
 次に、凹部において熱エッチングが行われる。熱エッチングは、第1主面51上にマスク60が形成された状態で、たとえば、少なくとも1種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも1種類以上のハロゲン原子は、塩素(Cl)原子およびフッ素(F)原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Cl 2、BCl 3、SF 6またはCF 4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば700℃以上1000℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
[0107]
 上記熱エッチングにより、第1主面51において、ソーストレンチ40が形成される(図20参照)。ソーストレンチ40は、第1主面51と連なる第2側面41と、第2側面41と連なる第2底面42とにより規定される。第2側面41は、ソース領域14と、ボディ領域13と、ドリフト領域12とにより構成される。第2底面42は、ドリフト領域12により構成される。第2底面42に対する第2側面41の角度θ2は、たとえば54.7°である。次に、マスク60が第1主面51から除去される。
[0108]
 次に、第2領域を形成する工程(S30:図19)が実施される。まず、第2領域が形成される領域上に開口を有するマスク61が形成される(図21参照)。マスク61は、第1主面51を覆うように形成される。次に、イオン注入工程が実施される。マスク61を用いて、ソーストレンチ40の第2側面41および第2底面42に向かって、たとえばアルミニウムなどのp型不純物のイオン注入が行われる。これにより、第1領域1と接し、かつp型を有する第2領域2が形成される。p型不純物は、第1主面51に対してほぼ垂直な方向(図21の矢印の方向)にイオン注入される。p型不純物は、第2底面42を通過し、ドリフト領域12および第1領域1にイオン注入される。p型不純物は、第2側面41を通過し、ソース領域14と、ボディ領域13と、ドリフト領域12とにイオン注入される。p型不純物は、第1主面51を通過して、ソース領域14にイオン注入される。第2領域2は、第1領域1と重なるように形成された第3領域3と、ドリフト領域12とボディ領域13とソース領域14とに重なるように形成された第4領域4とを有する。次に、マスク61が除去される。
[0109]
 次に、活性化アニールを行う工程(S40:図19)が実施される。具体的には、不活性ガス雰囲気下において炭化珪素基板10に対して活性化アニールが行われる。これにより、炭化珪素基板10にイオン注入された不純物が活性化する。活性化アニールの温度は、好ましくは1500℃以上1900℃以下であり、たとえば1700℃程度である。活性化アニールの時間は、たとえば30分程度である。活性化アニールの雰囲気は、たとえばAr雰囲気である。好ましくは、第1主面51が保護膜に覆われた状態で、炭化珪素基板10に対して活性化アニールが行われる。
[0110]
 次に、ゲートトレンチを形成する工程(S45:図19)が実施される。たとえば、ソース領域14から構成される第1主面51上に、ゲートトレンチ30(図1)が形成される位置上に開口を有するマスク62が形成される。マスク62は、ソーストレンチ40を覆うように形成される。マスク62を用いて、ソース領域14と、ボディ領域13と、ドリフト領域12の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、たとえば反応ガスとしてSF 6またはSF 6とO 2との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ30が形成される領域に、第1主面51に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第1主面51とほぼ平行な底部とを有する凹部が形成される。
[0111]
 次に、凹部において熱エッチングが行われる。熱エッチングは、第1主面51上にマスク62が形成された状態で、たとえば、少なくとも1種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも1種類以上のハロゲン原子は、塩素(Cl)原子およびフッ素(F)原子の少なくともいずれかを含む。当該雰囲気は、たとえば、Cl 2、BCl 3、SF 6またはCF 4を含む。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば700℃以上1000℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。
[0112]
 上記熱エッチングにより、第1主面51において、ゲートトレンチ30が形成される(図22参照)。ゲートトレンチ30は、第1主面51と連なる第1側面31と、第1側面31と連なる第1底面32とにより規定される。第1側面31は、ソース領域14と、ボディ領域13と、ドリフト領域12とにより構成される。第1底面32は、ドリフト領域12により構成される。第1底面32に対する第1側面31の角度θ1は、たとえば54.7°である。次に、マスク62が第1主面51から除去される。
[0113]
 次に、ゲート絶縁膜を形成する工程(S50:図19)が実施される。炭化珪素基板10が、酸素を含む雰囲気中において、たとえば1300℃以上1400℃以下の温度で加熱される。これにより、炭化珪素基板10上にゲート絶縁膜15が形成される。次に、ゲート電極27がゲート絶縁膜15上に形成される(図17参照)。次に、ゲート電極27上に層間絶縁膜22が形成される。次にソーストレンチ40上のゲート絶縁膜15がエッチングにより除去される(図18参照)。次に、ソーストレンチ40内において、ソース電極16およびソース配線19が形成される。次に、第2主面52にドレイン電極20が形成される。以上により、図1に示すMOSFET100が製造される。
[0114]
 (炭化珪素半導体装置の製造方法の第2変形例)
 次に、係るMOSFET100の第2変形例の製造方法について説明する。第2変形例に係るMOSFETの製造方法は、2段注入によりp型不純物濃度のプロファイルを2つに分けて形成する点において、主に上記本実施形態に係るMOSFET100の製造方法と異なっており、その他の点については上記本実施形態に係るMOSFET100の製造方法とほぼ同様である。以下において、上記本実施形態に係るMOSFET100の製造方法と異なる点を中心に説明する。
[0115]
 第2変形例に係るMOSFETの製造方法においては、図8に示されたp型不純物濃度のプロファイルを有するように、第2領域が形成される。第2領域を形成する工程は、第1のエネルギーおよび第1のドーズ量の条件でイオン注入を行う第1工程と、第2のエネルギーおよび第2のドーズ量の条件でイオン注入を行う第2工程とを含んでいる。
[0116]
 図23に示されるように、第1工程においては、第1のエネルギーおよび第1のドーズ量の条件で、炭化珪素基板10に対してp型不純物がイオン注入される。第1のエネルギーは、たとえば150keVである。第1のドーズ量は、6×10 14cm -2である。第1のエネルギーは、10keV以上600keV以下であってもよい。第1のドーズ量は、たとえば1×10 14cm -2以上1×10 16cm -2以下であってもよい。これにより、第2側面41および第2底面42の双方を構成する第6領域6が形成される。第6領域6は、第1主面51の一部を構成していてもよい。第6領域6は、ソース領域14と、ボディ領域13と、ドリフト領域12とに接する。第6領域6は、第1領域1から離間している。第1領域1と、第6領域6との間には、ドリフト領域12がある。
[0117]
 次に、第2工程が行われる。第2工程においては、第2のエネルギーおよび第2のドーズ量の条件で炭化珪素基板10に対してp型不純物がイオン注入される。第2工程における第2のエネルギーは、第1工程における第1のエネルギーよりも高い。そのため、第2工程においては、第1工程よりも深い位置までp型不純物がイオン注入される。第2のエネルギーは、たとえば600keVである。第2のエネルギーは、600keV以上1MeV以下であってもよい。これにより、第1領域1と重なる第3領域3と、ドリフト領域12に接する第5領域5とが形成される。第5領域5は、第3領域3および第4領域4の双方と連なっている。第2のドーズ量は、第1のドーズ量よりも低い。そのため、第2工程におけるイオン注入時間は、第1工程におけるイオン注入時間よりも短い。第2のドーズ量は、たとえば3×10 14cm -2である。第2のドーズ量は、1×10 13cm -2以上1×10 15cm -2以下であってもよい。ソース電極16との接触抵抗の低減に寄与する第6領域6のp型不純物の濃度を高く維持しつつ、ソース電極16との接触抵抗の低減に寄与しない第5領域5および第3領域3のp型不純物の濃度を低くすることで、第2領域2全体の形成時間を短縮することができる。なお、上記においては、第1工程の後、第2工程が行われる場合について説明したが、第2工程が先に行われ、第2工程の後、第1工程が行われてもよい。
[0118]
 今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

符号の説明

[0119]
1 第1領域、2 第2領域、3 第3領域、4 第4領域、5 第5領域、6 第6領域、7 第7領域、8 第8領域、9 第9領域、10 炭化珪素基板、11 炭化珪素単結晶基板、12 ドリフト領域、13 ボディ領域、14 ソース領域、15 ゲート絶縁膜、16 ソース電極、17 境界、18 不純物領域、19 ソース配線、20 ドレイン電極、22 層間絶縁膜、24 炭化珪素エピタキシャル層、27 ゲート電極、30 ゲートトレンチ、31 第1側面、32 第1底面、40 ソーストレンチ、41 第2側面、42 第2底面、43 第1側部、44第2側部、51 第1主面、52 第2主面、53 表面、60,61,62 マスク、100 MOSFET(炭化珪素半導体装置)。

請求の範囲

[請求項1]
 第1主面と、前記第1主面と反対側の第2主面とを有する炭化珪素基板と、
 ゲート絶縁膜と、
 ソース電極とを備え、
 前記第1主面には、ゲートトレンチと、ソーストレンチとが設けられており、
 前記ゲートトレンチは、前記第1主面と連なる第1側面と、前記第1側面と連なる第1底面とにより規定され、
 前記ソーストレンチは、前記第1主面と連なる第2側面と、前記第2側面と連なる第2底面とにより規定され、
 前記炭化珪素基板は、
  第1導電型を有するドリフト領域と、
  前記ドリフト領域上に設けられ、前記第1導電型と異なる第2導電型を有するボディ領域と、
  前記ボディ領域上にあり、前記ボディ領域によって前記ドリフト領域から隔てられており、かつ前記第1導電型を有するソース領域と、
  前記第2底面と前記第2主面との間にあり、かつ前記第2導電型を有する第1領域と、
  前記第1領域と接し、前記第2側面の少なくとも一部と前記第2底面とを構成し、かつ前記第2導電型を有する第2領域とを含み、
 前記ゲート絶縁膜は、前記第1側面において、前記ドリフト領域と、前記ボディ領域と、前記ソース領域と接し、かつ前記第1底面において、前記ドリフト領域に接し、
 前記ソース電極は、前記第2側面と前記第2底面とにおいて、前記第2領域と接している、炭化珪素半導体装置。
[請求項2]
 前記第2領域は、前記第1主面の一部を構成し、
 前記ソース電極は、前記第1主面において、前記第2領域と接している、請求項1に記載の炭化珪素半導体装置。
[請求項3]
 前記第2領域は、前記第1領域に接する第3領域と、前記第3領域と連なりかつ前記ドリフト領域に接する第4領域とを有し、
 前記第2底面における第2導電型不純物の濃度は、前記第3領域と前記第4領域との境界における第2導電型不純物の濃度よりも高い、請求項2に記載の炭化珪素半導体装置。
[請求項4]
 前記第1底面に対する前記第1側面の角度は、50°以上65°以下である、請求項2または請求項3に記載の炭化珪素半導体装置。
[請求項5]
 前記第2底面に対する前記第2側面の角度は、50°以上65°以下である、請求項2~請求項4のいずれか1項に記載の炭化珪素半導体装置。
[請求項6]
 前記第2底面に対する前記第2側面の角度は、65°より大きく90°以下である、請求項2~請求項4のいずれか1項に記載の炭化珪素半導体装置。
[請求項7]
 前記第2主面に垂直な方向において、前記第2底面は、前記ソース領域と、前記ドリフト領域との間に位置する、請求項6に記載の炭化珪素半導体装置。
[請求項8]
 前記第2主面に垂直な方向において、前記第2底面は、前記ボディ領域と、前記第1領域との間に位置する、請求項6に記載の炭化珪素半導体装置。
[請求項9]
 前記炭化珪素基板は、前記第1導電型を有し、前記第1底面と前記第2主面との間に位置し、かつ前記第1領域に面する不純物領域をさらに含み、
 前記不純物領域における第1導電型不純物の濃度は、前記ドリフト領域における第1導電型不純物の濃度よりも高い、請求項2~請求項8のいずれか1項に記載の炭化珪素半導体装置。
[請求項10]
 前記第2側面は、前記第2底面に連なる第1側部と、前記第1側部に連なる第2側部とを有し、
 前記第2底面に対する前記第1側部の角度は、前記第2底面に平行な平面に対する前記第2側部の角度よりも小さい、請求項2~請求項4および請求項9のいずれか1項に記載の炭化珪素半導体装置。
[請求項11]
 前記ソース電極は、前記第2側面において、前記ソース領域と接しており、
 前記第2領域は、前記第1主面から離間している、請求項1に記載の炭化珪素半導体装置。
[請求項12]
 前記第2領域は、前記第1領域に接する第3領域と、前記第3領域と連なりかつ前記ドリフト領域に接する第4領域とを有し、
 前記第2底面における第2導電型不純物の濃度は、前記第3領域と前記第4領域との境界における第2導電型不純物の濃度よりも高い、請求項11に記載の炭化珪素半導体装置。
[請求項13]
 前記第1底面に対する前記第1側面の角度は、50°以上65°以下である、請求項11または請求項12に記載の炭化珪素半導体装置。
[請求項14]
 前記第2底面に対する前記第2側面の角度は、50°以上65°以下である、請求項11~請求項13のいずれか1項に記載の炭化珪素半導体装置。
[請求項15]
 前記第2底面に対する前記第2側面の角度は、65°より大きく90°以下である、請求項11~請求項13のいずれか1項に記載の炭化珪素半導体装置。
[請求項16]
 前記第2主面に垂直な方向において、前記第2底面は、前記ソース領域と、前記ドリフト領域との間に位置する、請求項15に記載の炭化珪素半導体装置。
[請求項17]
 前記第2主面に垂直な方向において、前記第2底面は、前記ボディ領域と、前記第1領域との間に位置する、請求項15に記載の炭化珪素半導体装置。
[請求項18]
 前記炭化珪素基板は、前記第1導電型を有し、前記第1底面と前記第2主面との間に位置し、かつ前記第1領域に面する不純物領域をさらに含み、
 前記不純物領域における第1導電型不純物の濃度は、前記ドリフト領域における第1導電型不純物の濃度よりも高い、請求項11~請求項17のいずれか1項に記載の炭化珪素半導体装置。
[請求項19]
 前記第2側面は、前記第2底面に連なる第1側部と、前記第1側部に連なる第2側部とを有し、
 前記第2底面に対する前記第1側部の角度は、前記第2底面に平行な平面に対する前記第2側部の角度よりも小さい、請求項11~請求項13および請求項18のいずれか1項に記載の炭化珪素半導体装置。
[請求項20]
 前記第1主面は、{0001}面または{0001}面に対して8°以下の角度だけオフした面である、請求項1~請求項19のいずれか1項に記載の炭化珪素半導体装置。
[請求項21]
 第1主面と、前記第1主面と反対側の第2主面とを有する炭化珪素基板と、
 ゲート絶縁膜と、
 ソース電極とを備え、
 前記第1主面は、{0001}面または{0001}面に対して8°以下の角度だけオフした面であり、
 前記第1主面には、ゲートトレンチと、ソーストレンチとが設けられており、
 前記ゲートトレンチは、前記第1主面と連なる第1側面と、前記第1側面と連なる第1底面とにより規定され、前記第1底面に対する前記第1側面の角度は、50°以上65°以下であり、
 前記ソーストレンチは、前記第1主面と連なる第2側面と、前記第2側面と連なる第2底面とにより規定され、前記第2底面に対する前記第2側面の角度は、50°以上65°以下であり、
 前記炭化珪素基板は、
  第1導電型を有するドリフト領域と、
  前記ドリフト領域上に設けられ、前記第1導電型と異なる第2導電型を有するボディ領域と、
  前記ボディ領域上にあり、前記ボディ領域によって前記ドリフト領域から隔てられており、かつ前記第1導電型を有するソース領域と、
  前記第2底面と前記第2主面との間にあり、かつ前記第2導電型を有する第1領域と、
  前記第1領域と接し、前記第2側面の少なくとも一部と前記第2底面とを構成し、かつ前記第2導電型を有する第2領域とを含み、
 前記ゲート絶縁膜は、前記第1側面において、前記ドリフト領域と、前記ボディ領域と、前記ソース領域と接し、かつ前記第1底面において、前記ドリフト領域に接し、
 前記ソース電極は、前記第2側面と前記第2底面とにおいて、前記第2領域と接しており、
 前記第2領域は、前記第1領域に接する第3領域と、前記第3領域と連なりかつ前記ドリフト領域に接する第4領域とを有し、
 前記第2底面における第2導電型不純物の濃度は、前記第3領域と前記第4領域との境界における第2導電型不純物の濃度よりも高い、炭化珪素半導体装置。
[請求項22]
 第1主面と、前記第1主面と反対側の第2主面とを有する炭化珪素基板を準備する工程と、
 前記第1主面において、ゲートトレンチおよびソーストレンチを形成する工程とを備え、
 前記ゲートトレンチは、前記第1主面と連なる第1側面と、前記第1側面と連なる第1底面とにより規定され、
 前記ソーストレンチは、前記第1主面と連なる第2側面と、前記第2側面と連なる第2底面とにより規定され、
 前記炭化珪素基板は、
  第1導電型を有するドリフト領域と、
  前記ドリフト領域上に設けられ、前記第1導電型と異なる第2導電型を有するボディ領域と、
  前記ボディ領域上にあり、前記ボディ領域によって前記ドリフト領域から隔てられており、かつ前記第1導電型を有するソース領域と、
  前記第2底面と前記第2主面との間にあり、かつ前記第2導電型を有する第1領域とを含み、さらに、
 前記第2側面および前記第2底面に向かってイオン注入を行うことにより、前記第1領域と接し、前記第2側面の少なくとも一部と前記第2底面とを構成し、かつ前記第2導電型を有する第2領域を形成する工程と、
 前記第1側面において、前記ドリフト領域と、前記ボディ領域と、前記ソース領域と接し、かつ前記第1底面において、前記ドリフト領域に接するゲート絶縁膜を形成する工程と、
 前記第2側面と前記第2底面とにおいて、前記第2領域と接するソース電極を形成する工程とを備えた、炭化珪素半導体装置の製造方法。
[請求項23]
 前記ゲートトレンチおよび前記ソーストレンチは、同時に形成される、請求項22に記載の炭化珪素半導体装置の製造方法。
[請求項24]
 前記ゲートトレンチおよび前記ソーストレンチは、熱エッチングによって形成される、請求項22または請求項23に記載の炭化珪素半導体装置の製造方法。
[請求項25]
 前記第2領域を形成する工程後であって、かつ前記ゲート絶縁膜を形成する工程前において、前記炭化珪素基板に対して活性化アニールを行う工程をさらに備えた、請求項22~請求項24のいずれか1項に記載の炭化珪素半導体装置の製造方法。
[請求項26]
 前記第2領域を形成する工程は、
  第1のエネルギーおよび第1のドーズ量の条件でイオン注入を行う工程と、
  前記第1のエネルギーよりも高い第2のエネルギーでイオン注入を行う工程とを含む、請求項22~請求項25のいずれか1項に記載の炭化珪素半導体装置の製造方法。
[請求項27]
 第1主面と、前記第1主面と反対側の第2主面とを有する炭化珪素基板を準備する工程と、
 前記第1主面において、熱エッチングによりゲートトレンチおよびソーストレンチを同時に形成する工程とを備え、
 前記ゲートトレンチは、前記第1主面と連なる第1側面と、前記第1側面と連なる第1底面とにより規定され、
 前記ソーストレンチは、前記第1主面と連なる第2側面と、前記第2側面と連なる第2底面とにより規定され、
 前記炭化珪素基板は、
  第1導電型を有するドリフト領域と、
  前記ドリフト領域上に設けられ、前記第1導電型と異なる第2導電型を有するボディ領域と、
  前記ボディ領域上にあり、前記ボディ領域によって前記ドリフト領域から隔てられており、かつ前記第1導電型を有するソース領域と、
  前記第2底面と前記第2主面との間にあり、かつ前記第2導電型を有する第1領域とを含み、さらに、
 前記第2側面および前記第2底面に向かってイオン注入を行うことにより、前記第1領域と接し、前記第2側面の少なくとも一部と前記第2底面とを構成し、かつ前記第2導電型を有する第2領域を形成する工程と、
 前記第2領域を形成する工程後、前記炭化珪素基板に対して活性化アニールを行う工程と、
 前記炭化珪素基板に対して活性化アニールを行う工程後、前記第1側面において、前記ドリフト領域と、前記ボディ領域と、前記ソース領域と接し、かつ前記第1底面において、前記ドリフト領域に接するゲート絶縁膜を形成する工程と、
 前記第2側面と前記第2底面とにおいて、前記第2領域と接するソース電極を形成する工程とを備え、
 前記第2領域を形成する工程は、
  第1のエネルギーおよび第1のドーズ量の条件でイオン注入を行う工程と、
  前記第1のエネルギーよりも高い第2のエネルギーおよび前記第1のドーズ量よりも低い第2のドーズ量の条件でイオン注入を行う工程とを含む、炭化珪素半導体装置の製造方法。

図面

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[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

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[ 図 11]

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[ 図 14]

[ 図 15]

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[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

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[ 図 27]

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[ 図 29]

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[ 図 32]

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