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1. (WO2018038835) APPARATUSES AND METHODS FOR ADJUSTING DELAY OF COMMAND SIGNAL PATH
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Pub. No.:    WO/2018/038835    International Application No.:    PCT/US2017/043350
Publication Date: 01.03.2018 International Filing Date: 21.07.2017
IPC:
G11C 7/22 (2006.01), G11C 7/10 (2006.01)
Applicants: MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716 (US)
Inventors: MIYANO, Kazutaka; (JP).
MOMMA, Atsuko; (JP)
Agent: ENG, Kimton; Dorsey & Whitney LLP 701 5th Ave Suite 6100 Seattle, WA 98104 (US).
HAEN, Shannon; (US).
HEGSTROM, Brandon; (US).
ITO, Mika; (US).
MAKINO, Kyoko; (US).
MEIKLEJOHN, Paul, T.; (US).
ORME, Nathan; (US).
QUECAN, Andrew; (US).
SPAITH, Jennifer; (US).
STERN, Ronald; (US).
WETZEL, Elen; (US).
ANDKEN, Kerrylee; (US)
Priority Data:
15/243,651 22.08.2016 US
Title (EN) APPARATUSES AND METHODS FOR ADJUSTING DELAY OF COMMAND SIGNAL PATH
(FR) APPAREILS ET PROCÉDÉS DE RÉGLAGE DU RETARD D'UN TRAJET DE SIGNAL DE COMMANDE
Abstract: front page image
(EN)Apparatuses and methods related to adjusting a delay of a command signal path are disclosed. An example apparatus includes: a timing circuit that includes a divider circuit that receives a first clock signal having a first frequency and provides a complementary pair of second and third clock signals having a second frequency that is half the first frequency; a first delay circuit that receives the second clock signal and provides a delayed second clock signal responsive to the second clock signal; and a second delay circuit that receives the third clock signal and provides a delayed third clock signal responsive to the third clock signal. The timing circuit receives a first signal, latches the first signal responsive to the delayed second clock signal to provide a second signal and latches the second signal responsive to either the second clock signal or the third clock signal responsive to latency information.
(FR)L'invention concerne des appareils et des procédés se rapportant au réglage d'un retard d'un trajet de signal de commande. Un appareil donné à titre d'exemple comprend : un circuit de synchronisation qui comprend un circuit diviseur qui reçoit un premier signal d'horloge ayant une première fréquence et fournit une paire complémentaire de deuxième et troisième signaux d'horloge ayant une deuxième fréquence qui est la moitié de la première fréquence ; un premier circuit de retard qui reçoit le second signal d'horloge et fournit un second signal d'horloge retardé en réponse au second signal d'horloge ; et un second circuit de retard qui reçoit le troisième signal d'horloge et fournit un troisième signal d'horloge retardé en réponse au troisième signal d'horloge. Le circuit de synchronisation reçoit un premier signal, verrouille le premier signal en réponse au second signal d'horloge retardé pour fournir un second signal et verrouille le second signal en réponse au second signal d'horloge ou au troisième signal d'horloge en réponse à des informations de latence.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)