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1. (WO2018038805) LOW POWER DATA TRANSFER FOR MEMORY SUBSYSTEM
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Pub. No.: WO/2018/038805 International Application No.: PCT/US2017/039636
Publication Date: 01.03.2018 International Filing Date: 28.06.2017
Chapter 2 Demand Filed: 22.11.2017
IPC:
G06F 13/16 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
16
for access to memory bus
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
SUH, Jungwon; US
CHUN, Dexter; US
LO, Haw-Jing; US
Agent:
OLDS, Mark E.; US
CICCOZZI, John L.; US
PODHAJNY, Daniel; US
Priority Data:
15/243,43522.08.2016US
Title (EN) LOW POWER DATA TRANSFER FOR MEMORY SUBSYSTEM
(FR) TRANSFERT DE DONNÉES À FAIBLE CONSOMMATION D'ÉNERGIE DESTINÉ À UN SOUS-SYSTÈME DE MÉMOIRE
Abstract:
(EN) Systems and method are directed to reducing power consumption of data transfer between a processor and a memory. A data to be transferred on a data bus between the processor and the memory is checked for a first data pattern, and if the first data pattern is present, transfer of the first data pattern is suppressed on the data bus. Instead, a first address corresponding to the first data pattern is transferred on a second bus between the processor and the memory. The first address is smaller than the first data pattern. The processor comprises a processor-side first-in-first-out (FIFO) and the memory comprises a memory-side FIFO, wherein the first data pattern is present at the first address in the processor-side FIFO and at the first address in the memory-side FIFO.
(FR) La présente invention concerne des systèmes et un procédé destinés à réduire la consommation d'énergie lors d'un transfert de données entre un processeur et une mémoire. Des données à transférer sur un bus de données entre le processeur et la mémoire sont vérifiées pour un premier modèle de données, et si le premier motif de données est présent, le transfert du premier modèle de données est supprimé sur le bus de données. Au lieu de cela, une première adresse correspondant au premier modèle de données est transférée sur un second bus entre le processeur et la mémoire. La première adresse est plus petite que le premier modèle de données. Le processeur comprend un côté processeur premier entré premier sorti (FIFO) et la mémoire comprend un côté mémoire FIFO, le premier modèle de données étant présent au niveau de la première adresse dans le côté processeur FIFO et au niveau de la première adresse dans le côté mémoire FIFO.
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Publication Language: English (EN)
Filing Language: English (EN)