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1. (WO2018038230) PHOTOELECTRIC CONVERSION ELEMENT AND SOLID-STATE IMAGE CAPTURING DEVICE
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明 細 書

発明の名称 光電変換素子及び固体撮像装置

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

先行技術文献

特許文献

0007  

発明の概要

発明が解決しようとする課題

0008  

課題を解決するための手段

0009   0010  

発明の効果

0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126  

符号の説明

0127  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17A   17B   18A   18B   19   20   21   22   23   24   25A   25B   25C   26   27   28   29   30   31   32   33   34   35   36   37   38   39   40   41   42   43   44   45   46   47   48   49   50   51   52   53   54   55A   55B   56  

明 細 書

発明の名称 : 光電変換素子及び固体撮像装置

技術分野

[0001]
 本発明は、光信号を電子又は正孔(ホール)からなる信号電荷に変換する光電変換素子、及びこの光電変換素子又はこの光電変換素子と等価な構造を有する画素を、1次元又は2次元に配列した固体撮像装置に関する。

背景技術

[0002]
 光の飛行時間を用いて距離画像を取得する光飛行時間型(TOF型)距離センサでは、MOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御している。例えば、p型半導体層上に埋め込まれたn型の電荷生成埋込領域、電荷輸送埋込領域、電荷読み出し埋込領域と、これらの上を被覆する絶縁膜と、絶縁膜上に配置され、信号電荷を電荷輸送埋込領域へ転送する転送電極と、絶縁膜上に配置され、信号電荷を電荷読み出し埋込領域へ転送する読み出しゲート電極とを備え、電荷生成埋込領域で、パルス光を受光し、電荷生成埋込領域直下の半導体層で光信号を信号電荷に光電変換し、電荷転送埋込領域に蓄積された電荷の配分比から対象物までの距離を測定するCMOS測距素子やこれを用いたTOF型イメージセンサが提案されている(特許文献1参照。)。
[0003]
 これらのCMOS測距素子やこれを用いたTOF型イメージセンサにおいては、転送電極直下の界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題が懸念される。更に、特許文献1に記載されたような転送電極を用いる場合は、長い距離にわたるポテンシャル勾配の制御が困難で、電荷転送チャネルの長い距離にわたって、電界をほぼ一定にするのは、現実的には無理であった。このため、長い電荷転送チャネルを有する測距素子等の光電変換素子においては、電荷転送チャネルの途中でキャリアが止まり、期待した性能が得にくくなるような不都合が発生していた。
[0004]
 また近年,バイオメディカルの世界において時間分解イメージセンサの活躍の場は更なる拡がりを見せている。時間分解イメージセンサを用いた手法の中に、細胞内分子に励起光を当てることで発生した蛍光の強度を測定して蛍光が減衰する時間(蛍光寿命)を計測する蛍光寿命顕微法(FLIM)がある。このFLIMを応用することによって医療,予防医学の分野に多大なインパクトを与えることが期待できる。
[0005]
 本発明者らは、高い信号雑音比(SN比)を保ちながら、4つの短時間の時間窓で連続した時間分解成分を低ノイズで取得できる4タップ横方向電界制御型の光電変換素子を既に提案した(特許文献2参照)。特許文献2に開示された光電変換素子では、受光領域の中心に関して対象となる4つの位置にそれぞれ設けられた電荷蓄積領域と、それぞれの電荷蓄積領域に至る経路の両側にそれぞれ設けられた電界制御電極(ゲート電極)対とを備え、光電変換により発生した電荷の移動先を第1~4の電荷蓄積領域に順次設定して輸送する。一つの時間窓をサブナノ秒とし、同時にシングルショットで3乃至4の時間窓の測定を行い、次にその3乃至4の時間窓を全体として遅延させて1回目の時間窓の直後の測定時間レンジの測定を行い、これらを数回繰り返してつなぎ、蛍光寿命測定に必要なサブナノ秒の時間分解能と数ナノ秒の測定時間レンジを実現することができる。
[0006]
 特許文献2の技術によれば、電荷転送チャネルの長い距離にわたって、電界をほぼ一定にするための電位分布の制御が容易で、長い電荷転送チャネル中を信号電荷が、複数の領域に対称性よく高速に輸送され、しかも、半導体表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる光電変換素子、及びこの光電変換素子の複数個を配列した低雑音、高分解能で、応答速度の速い固体撮像装置を提供することができる。しかし、4タップの光電変換素子では、シングルショットの場合、複数の蛍光時間分解成分のうち3成分若しくは4成分しか取得できないという問題がある。またシングルショットの繰り返しで取得する場合には、トータルの計測時間が長くなるという問題がある。

先行技術文献

特許文献

[0007]
特許文献1 : 国際公開第2007/119626号パンフレット
特許文献2 : 国際公開第2015/118884号パンフレット

発明の概要

発明が解決しようとする課題

[0008]
 本発明は上記の問題に鑑み、トータルの計測時間を短くすることが可能な光電変換素子及びこの光電変換素子を用いた固体撮像装置を提供することを目的とする。

課題を解決するための手段

[0009]
 上記目的を達成するために、本発明の第1態様は、(a)第1導電型の素子形成層と素子形成層の上部に埋め込まれた第2導電型の表面埋込領域からなる埋め込みフォトダイオードを含む撮像領域と、(b)撮像領域の中央部に定義される受光領域を囲む5つ以上の位置に互いに離間して設けられた、素子形成層よりも高不純物密度で第2導電型の複数のn個の電荷読出領域と、(c)受光領域から複数の電荷読出領域のそれぞれに独立した経路で至る、複数の第2導電型の電荷転送チャネルと、(d)受光領域を囲む位置において、複数の電荷転送チャネルのそれぞれの両側に対をなして配置された複数の電界制御電極と、を備える光電変換素子であることを要旨とする。第1態様に係る光電変換素子は、複数の電界制御電極に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に順次印加し、表面埋込領域及び複数の電荷転送チャネルの空乏化電位を順次変化させることにより、表面埋込領域中で発生した多数キャリアの移動先を複数の電荷読出領域のいずれかに順次設定するように制御する。
[0010]
 本発明の第2態様は、第1態様に係る光電変換素子を画素とし、画素の複数個が同一半導体チップ上に配列された固体撮像装置であることを要旨とする。第2態様に係る固体撮像装置を構成する画素のそれぞれにおいて、複数の電界制御電極に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に順次印加し、表面埋込領域及び複数の電荷転送チャネルの空乏化電位を順次変化させることにより、表面埋込領域中で発生した多数キャリアの移動先を複数の電荷読出領域のいずれかに順次設定するように制御する。

発明の効果

[0011]
 本発明によれば、トータルの計測時間を短くすることが可能な光電変換素子及びこの光電変換素子を用いた固体撮像装置を提供できる。

図面の簡単な説明

[0012]
[図1] 本発明の第1実施形態に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図2] 図1のA-A方向から見た第1実施形態に係る光電変換素子の概略構造を説明する模式的な断面図である。
[図3] 本発明の第1実施形態に係る光電変換素子の動作を説明するタイミング図である。
[図4] 本発明の第1実施形態に係る光電変換素子のゲート信号を整形する回路を説明するタイミング図である。
[図5] 本発明の第1実施形態に係る光電変換素子の動作を説明する模式的平面図(上面図)である。
[図6] 図5のB-B方向から見た第1実施形態に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図7] 図5のC-C方向から見た第1実施形態に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図8] 本発明の第1実施形態に係る固体撮像装置の半導体チップ上のレイアウトの概略を説明する模式的平面図である。
[図9] 図8に示した固体撮像装置に用いられている画素の内部構造の概略を説明する模式的平面図である。
[図10] 本発明の第1実施形態の第1変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図11] 図10のD-D方向から見た第1実施形態の第1変形例に係る光電変換素子の概略構造を説明する模式的な断面図である。
[図12] 図10のD-D方向から見た第1実施形態の第1変形例に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図13] 本発明の第1実施形態の第2変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図14] 本発明の第1実施形態の第3変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図15] 図14のE-E方向から見た第1実施形態の第3変形例に係る光電変換素子の概略構造を説明する模式的な断面図である。
[図16] 本発明の第1実施形態の第3変形例に係る光電変換素子の動作を説明するタイミング図である。
[図17A] 図14のE-E方向から見た第1実施形態の第3変形例に係る光電変換素子の、電荷転送時における、伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図17B] 図14のF-F方向から見た第1実施形態の変形例に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図18A] 図14のE-E方向から見た第1実施形態の第3変形例に係る光電変換素子の、背景光電荷の排出時における、伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図18B] 図14のF-F方向から見た第1実施形態の変形例に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図19] 本発明の第1実施形態の第3変形例に係る固体撮像装置に用いられている画素の内部構造の概略を説明する模式的平面図である。
[図20] 本発明の第1実施形態の第4変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図21] 第1実施形態の第4変形例に係る光電変換素子の撮像領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷輸送路を示す図である。
[図22] 本発明の第2実施形態に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図23] 図22のG-G方向から見た第2実施形態に係る光電変換素子の概略構造を説明する模式的な断面図である。
[図24] 図22のI-I方向から見た第2実施形態に係る光電変換素子の概略構造を説明する模式的な断面図である。
[図25A] 図22のG-G方向から見た第2実施形態に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図25B] 図22のH-H方向から見た第2実施形態に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図25C] 図22のI-I方向から見た第2実施形態に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を示す図である。
[図26] 本発明の第2実施形態の第1変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図27] 第2実施形態の第1変形例に係る光電変換素子の撮像領域の上方から見たX-Y面内の等電位線と、この等電位線の電位分布によって設定される電子の電荷輸送路を示す図である。
[図28] 図27の等電位線の一部を拡大して示す図である。
[図29] 第2実施形態の第1変形例に係る光電変換素子の伝導帯の下端部(底部)のポテンシャル分布を3次元メッシュ構造で示す図である。
[図30] 本発明の第2実施形態の第2変形例に係る光電変換素子の概略構造を説明する模式的な断面図である。
[図31] 本発明の第2実施形態の第3変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図32] 本発明の第2実施形態の第4変形例に係る光電変換素子の概略を説明する模式的平面図(上面図)である。
[図33] 第1及び第2実施形態に係る光電変換素子で用いられる電荷蓄積素子を示す模式的平面図(上面図)である。
[図34] 図33のY1-Y1方向、Y2-Y2方向及びY3-Y3方向のそれぞれから見た断面における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を示す図である。
[図35] 図34の状態における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を3次元メッシュ構造で示す図である。
[図36] 図33のY1-Y1方向、Y2-Y2方向及びY3-Y3方向のそれぞれから見た断面における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を示す図である。
[図37] 図36の状態における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を3次元メッシュ構造で示す図である。
[図38] 図33のY1-Y1方向、Y2-Y2方向及びY3-Y3方向のそれぞれから見た断面における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を示す図である。
[図39] 図38の状態における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を3次元メッシュ構造で示す図である。
[図40] 図33のY1-Y1方向、Y2-Y2方向及びY3-Y3方向のそれぞれから見た断面における、電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を示す図である。
[図41] 図40の状態における電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を3次元メッシュ構造で示す図である。
[図42] 電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を3次元メッシュ構造で示す図である。
[図43] 図33のX1-X1方向から見た電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、補助電極を備える場合と備えない場合で分けて説明する図である。
[図44] 図33のX1-X1方向から見た電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、転送電極に印加する制御電圧の高低で分けて説明する図である。
[図45] 第1及び第2実施形態に係る光電変換素子で用いられる電荷蓄積素子の第1変形例の模式的平面図(上面図)である。
[図46] 図44のX2-X2方向から見た第1変形例に係る電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、補助電極に印加する制御電圧の大きさで分けて説明する図である。
[図47] 図45のY4-Y4方向から見た第1変形例に係る電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、補助電極に印加する制御電圧の大きさで分けて説明する図である。
[図48] 電荷蓄積素子の第2変形例の模式的平面図(上面図)である。
[図49] 図48のX3-X3方向から見た断面における、第2変形例に係る電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、転送電極に印加する制御電圧の大きさで分けて説明する図である。
[図50] 図48のY5-Y5方向から見た断面における、第2変形例に係る電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、転送電極に印加する制御電圧の大きさで分けて説明する図である。
[図51] 比較例に係る電荷蓄積素子の伝導帯の下端部(底部)の電子に対するポテンシャル分布を、転送電極に印加する制御電圧の大きさで分けて説明する図である。
[図52] 電荷蓄積素子の比較例の電荷転送構造を示す模式的平面図(上面図)である。
[図53] 電荷蓄積素子の第3変形例の電荷転送構造を示す模式的平面図(上面図)である。
[図54] 電荷蓄積素子の第4変形例の電荷転送構造を示す模式的平面図(上面図)である。
[図55A] 図54のY6-Y6方向から見た断面における第4変形例に係る電荷蓄積素子の概略構造を説明する模式的な断面図である。
[図55B] 図55Aで示した領域の伝導帯の下端部(底部)の電子に対するポテンシャル分布を示す図である。
[図56] 図55AのZ-Z方向のレベルで見た断面における、伝導帯の下端部(底部)の電子に対するポテンシャル分布を示す図である。

発明を実施するための形態

[0013]
 次に、図面を参照して、本発明の第1及び第2実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
[0014]
 又、以下に示す第1及び第2実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。更に、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を90度回転すれば「左右」と「上下」とは交換して読まれ、紙面を180度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
[0015]
 又、図面において、n又はpを冠した領域や層が半導体領域や半導体層等の半導体を材料とする部材や構成要素を意味することは、当業者には自明な事項である。又、図面中でnやpに付した+の上付き文字は、+が付記されていない半導体領域に比して、相対的に不純物密度が高い半導体領域であることを意味し、nやpの右上に付した-の上付き文字は、-が付記されていない半導体領域に比して、相対的に不純物密度が低い半導体領域であることを意味する。またn とn のように同じ表記であっても、必ずしも同じ不純物密度であることが示されている訳ではない。
[0016]
―第1実施形態―
<光電変換素子の構造>
 図1の平面図及び図2の断面図等に示すように、本発明の第1実施形態に係る光電変換素子は、第1導電型(p型)の素子形成層2、素子形成層2の上部の一部に埋め込まれた第2導電型(n型)の表面埋込領域3、表面埋込領域3の中央に設けられたp型高不純物密度の電位丘設定部7、及び表面埋込領域3の表面に接して設けられた、p型のピニング層5を含む撮像領域(2,3,5,7)と、撮像領域(2,3,5,7)上に設けられた絶縁膜9と、撮像領域(2,3,5,7)の中央部に定義される受光領域PDを囲むように、受光領域PDの中心位置に関して対称となる8つの位置のそれぞれに互いに離間して設けられた、素子形成層2よりも高不純物密度でn型の第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8と、受光領域PDを囲む位置において、絶縁膜9上に受光領域PDの中心位置から第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8のそれぞれに至る8本の電荷転送チャネルR1,R2,R3,……,R8のそれぞれの両側に対をなして配置された第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8と、を備える。
[0017]
 8本の電荷転送チャネルR1,R2,R3,……,R8は、8個の第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8のうち隣り合う2個の電界制御電極に挟まれて形成される。例えば図1中の最上部に位置する第1電荷転送チャネルR1は、第8電界制御電極G8及び第1電界制御電極G1に挟まれた領域である。図1中で第1電荷転送チャネルR1の左側に表れる第2電荷転送チャネルR2は、第1電界制御電極G1及び第2電界制御電極G2に挟まれた領域である。図2中には、図1中で左右方向に水平に同一直線上に表れる第3電荷転送チャネルR3及び第7電荷転送チャネルR7が例示されている。
[0018]
 第1実施形態に係る光電変換素子は、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に対し、図3に示すような、それぞれ互いに位相の異なる電界制御パルスを周期的に順次印加し、表面埋込領域3の空乏化電位を順次変化させることにより、電荷転送チャネルのいずれかに、図6及び図7に示したような、電荷が輸送される電位勾配を順次形成して、表面埋込領域3中で発生した多数キャリアの移動先を第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8のいずれかに順次設定するように制御する。則ち、第1実施形態に係る光電変換素子は、電荷輸送路を横断する方向に静電誘導効果で電界制御を行う8つのゲートである第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8によって、平面パターンでのほぼ正八角形状の受光領域PDで発生した光電子を、それぞれが受光領域PDの中心から外側に放射状に延びる8本の電荷転送チャネルR1,R2,R3,……,R8に沿って、電界制御により高速に移動させて、電荷変調を行う。
[0019]
 図1の平面図から分かるように、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8の配置トポロジーは、受光領域PDの中心位置に関して8回回転対称が好ましいが、必ずしも正確な8回回転対称である必要はない。図1に示した第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第7電荷蓄積領域SD7のそれぞれは、表面埋込領域3中で発生した多数キャリアを信号電荷として蓄積する信号電荷蓄積領域として機能し、第8電荷蓄積領域SD8は、背景光により表面埋込領域3中で発生した背景光電荷を排出する電荷排出領域として機能する。
[0020]
 第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8のそれぞれの外側の端部には、高不純物密度のn型の第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第8電荷読出領域FD8が浮遊状態で設けられて7出力の光電変換素子が実現されている。第1実施形態に係る7出力の光電変換素子においては、第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第7電荷読出領域FD7のそれぞれは、表面埋込領域3中で発生した多数キャリアを信号電荷として読出し、第8電荷読出領域FD8は、背景光により表面埋込領域3中で発生した背景光電荷を排出する電荷排出領域(ドレイン領域)として機能する。
[0021]
 第1実施形態に係る光電変換素子においては、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8のそれぞれの両側の絶縁膜9の内側には、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8への電荷の蓄積を促進する電界が印加される補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82が設けられているが、補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82は省略してもよい。
[0022]
 図1に示すように、第1実施形態に係る光電変換素子においては、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8から、対応する第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第8電荷読出領域FD8に至る8本のn型の電荷読出チャネルL1,L2,L3,……,L8が形成される。補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82の外側で、複数の電荷読出チャネルL1,L2,L3,……,L8のそれぞれの両側には、横方向電界制御を行う転送電極TX11,TX21,TX31,……,TX81;TX12,TX22,TX32,……,TX82が対をなして配置されている。
[0023]
 転送電極TX11,TX21,TX31,……,TX81;TX12,TX22,TX32,……,TX82に対しては、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8から対応する第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第8電荷読出領域FD8へ多数キャリアを転送する電荷転送パルスを一斉に印加され、第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第8電荷読出領域FD8への電荷の転送を促進する電界が印加される。
[0024]
 図1及び図2等に示すように、絶縁膜9の上方に遮蔽板11が更に備えられている。この遮蔽板11の開口部を介して、撮像領域(2,3,5,7)の中央部に受光領域PDの平面パターンが定義され、この受光領域PDに対し選択的に光が照射される。図1の平面図においては、撮像領域(2,3,5,7)の中央部に、遮蔽板11の開口部としての受光領域PDが定義されている。遮蔽板11で覆われた撮像領域(2,3,5,7)に水平方向(X方向)に第3電荷転送チャネルR3及び第7電荷転送チャネルR7が受光領域PDに連続するように設定された場合が例示されている。同様に、遮蔽板11の下方となる撮像領域(2,3,5,7)に、水平方向の電荷転送チャネルに直交する垂直方向(Y方向)に沿って、第1電荷転送チャネルR1及び第5電荷転送チャネルR5が受光領域PDに連続するように設定される。
[0025]
 またX方向及びY方向を直交座標系とした際のy=xとなる45°方向の直線上の位置には、第4電荷転送チャネルR4及び第8電荷転送チャネルR8が受光領域PDに連続するように設定され、y=-xとなる-45°方向の直線上の位置には、第2電荷転送チャネルR2及び第6電荷転送チャネルR6が受光領域PDに連続するように設定される。そのため図1の平面図では、受光領域PDから、隣り合う電荷転送チャネルと中心軸どうしが45°の角度をなして外側に放射状に延びる8本の電荷転送チャネルR1,R2,R3,……,R8が定義される。そして、第1電荷転送チャネルR1,第2電荷転送チャネルR2,第3電荷転送チャネルR3,……,第8電荷転送チャネルR8の8つの端部にそれぞれ、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8が接続される。
[0026]
(光電変換素子の動作)
 第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8は、所望の電荷輸送路の中心軸に対して対称に位置する電界制御電極どうしが対となって、同じ大きさのゲート信号が印加される。例えば受光領域PDで生成された信号電荷を、第7電荷転送チャネルR7に沿って、図5に示す第7電荷蓄積領域SD7を経由して第7電荷読出領域FD7へと電荷を移動させたい場合、第7電荷転送チャネルR7の中心軸をなすB-B線を対称軸として、第1制御電極対(G2、G3)、第2制御電極対(G1、G4)、第3制御電極対(G8、G5)及び第4制御電極対(G7、G6)が定義され、第1制御電極対(G2、G3)、第2制御電極対(G1、G4)、第3制御電極対(G8、G5)及び第4制御電極対(G7、G6)に順次異なるレベルの電圧が印加される。尚、受光領域PDの正八角形の最大幅は4.5μm程度である。
[0027]
 図5において、第1制御電極対(G2、G3)には、第1電位レベルL(-1V)のゲート信号が印加された状態が例示されている。このとき、第2制御電極対(G1、G4)には、第1電位レベルLより高い第2電位レベルM(0.5V)のゲート信号が印加される。第3制御電極対(G8、G5)には、第2電位レベルMより高い第3電位レベルH(1.0V)のゲート信号が印加される。第4制御電極対(G7、G6)には、第3電位レベルHより高い第4電位レベルV(2.3V)のゲート信号が印加される。
[0028]
 すなわち図5に示した第1制御電極対(G2、G3)、第2制御電極対(G1、G4)、第3制御電極対(G8、G5)及び第4制御電極対(G7、G6)の配置において、第1制御電極対(G2、G3)から、終点側である第4制御電極対(G7、G6)に向かって、順次、印加される電位が高くなるように、8個の電界制御電極によって上下対称となるように4個の制御電極対が構成され、4個の制御電極対にそれぞれに印加される電圧が異なるレベルに制御されている。
[0029]
 第7電荷転送チャネルR7を用いる場合の第1制御電極対(G2,G3)、第2制御電極対(G1,G4)、第3制御電極対(G8、G5)及び第4制御電極対(G7、G6)に対し、第1電界制御パルスg1,第2電界制御パルスg2,第3電界制御パルスg3,……,第8電界制御パルスg8から整形回路によって生成された互いに異なる電界制御電圧を、それぞれ印加し、横方向の静電誘導効果によって、受光領域PD及び電荷転送チャネルの空乏化電位を変化させることにより、図6及び図7に示したような、領域によって異なる電位勾配が形成されて、撮像領域(2,3,5,7)中を電位の谷に沿って輸送される信号電荷の移動方向が順次、制御される。
[0030]
 図5に示すように、電子に対するポテンシャルが高い電位丘設定部7の周囲を回るように形成された電位の谷に沿って受光領域PDで生成された信号電荷が移動し、第4制御電極対(G7,G6)の間に定義される第7電荷転送チャネルR7の入り口に到達する。そして、受光領域PDで生成された信号電荷は第7電荷転送チャネルR7を経由して、第7電荷蓄積領域SD7に移動する。このとき図6に示すように、第1制御電極対(G2,G3)の間に定義される第3電荷転送チャネルR3の電子に対するポテンシャルは浅く、第7電荷転送チャネルR7側の電子に対するポテンシャルが最も深くなるような滑らかに下降する電位勾配が、横方向の静電誘導効果によって形成される。そして、第7電荷蓄積領域SD7の不純物密度を高く設定することにより、図6に示すように、第7電荷転送チャネルR7から第7電荷蓄積領域SD7へ下降する電位勾配が形成される。
[0031]
 すなわち図5に例示したような電圧がそれぞれ印加された4個の制御電極対の配置において、図6は第3電荷転送チャネルR3に連続する第3電荷蓄積領域SD3へのゲートは閉まっており、第7電荷蓄積領域SD7へのゲートは開いている電位分布を示している。図6において、第3電荷転送チャネルR3の電子に対するポテンシャルが最も浅いことが示されている。一方、図7に示すように、第5電荷転送チャネルR5及び第1電荷転送チャネルR1の電子に対するポテンシャルは、いずれも第3電荷転送チャネルR3のポテンシャルよりも深いが、第7電荷転送チャネルR7のポテンシャルより浅い。図6及び図7は、第3電荷転送チャネルR3と電位丘設定部7の間、第5電荷転送チャネルR5と電位丘設定部7の間、及び第1電荷転送チャネルR1と電位丘設定部7の間に電位の谷が、電位丘設定部7の周囲を回るように、横方向の静電誘導効果によって形成されていることを示している。第3電荷転送チャネルR3の入り口から第2電荷転送チャネルR2の入り口、第1電荷転送チャネルR1の入り口、第8電荷転送チャネルR8の入り口を経て第7電荷転送チャネルR7の入り口に至るなだらかな電位勾配を有する第1の電位の谷が受光領域PDの上側のルート(電荷輸送路)として、横方向静電誘導効果によって形成される。図5では図示を省略しているが、第3電荷転送チャネルR3の入り口から第4電荷転送チャネルR4の入り口、第5電荷転送チャネルR5の入り口、第6電荷転送チャネルR6の入り口を経て第7電荷転送チャネルR7の入り口に至るなだらかな電位勾配を有する第2の電位の谷が、受光領域PDの下側のルート(電荷輸送路)として上側のルートに対称のトポロジーで、横方向静電誘導効果によって形成される。そして、このとき、第1電荷転送チャネルR1、第2電荷転送チャネルR2、第3電荷転送チャネルR3、第4電荷転送チャネルR4、第5電荷転送チャネルR5、第6電荷転送チャネルR6、第8電荷転送チャネルR8には電荷の移動を阻害する電位障壁がそれぞれ横方向静電誘導効果によって形成される。
[0032]
 すなわち第5電荷転送チャネルR5に設定される第5電荷蓄積領域SD5へのゲート、及び、第1電荷転送チャネルR1に設定される第1電荷蓄積領域SD1へのゲートはいずれも閉まっている。同様に、例えば図5中の最下部の第5電荷転送チャネルR5を用いて第5電荷蓄積領域SD5、及び第5電荷読出領域FD5へと電荷を移動させたい場合、第5電荷転送チャネルR5の中心軸をなすC-C線に沿って、新たに、第1制御電極対(G8、G1)、第2制御電極対(G2、G7)、第3制御電極対(G3、G6)及び第4制御電極対(G4、G5)がそれぞれ定義され、所定のレベルの電圧が分配される。
[0033]
 第5電荷読出領域FD5へと電荷を移動させたい場合は、電位谷の深さが最も浅い第1制御電極対(G8、G1)から、終点側である第4制御電極対(G4、G5)に向かって、順次、印加される電位が高くなるように、4個の制御電極対に印加する電圧を制御すれば、信号電荷を第5電荷読出領域FD5まで移動できる電位谷が横方向の静電誘導効果で設定できる。図示を省略するが、横方向静電誘導効果による空乏化電位を効率良く変化させるため、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8の直下の部分の絶縁膜9の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。
 実際には、図24に示すように、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8等は絶縁膜9の内部に埋め込まれ、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8の直下は他の部分より薄くなっている。
[0034]
 図2に示すとおり、図1に示した撮像領域(2,3,5,7)は、p型の素子形成層2と、素子形成層2の上部に埋め込まれた、n型の表面埋込領域3とでpn接合フォトダイオードを構成し、pn接合フォトダイオードによる光電変換で表面埋込領域3中の多数キャリアとして生成された電子が、信号電荷として表面埋込領域3中を輸送される。より具体的には、図1において、遮蔽板11が定義する破線で示したアパーチャの内部に露出するp型の素子形成層2の一部と、n型の表面埋込領域3の一部とが、埋込フォトダイオードを構成している。図1では、いずれも八角形の破線で遮蔽板11の外縁部及び開口部であるアパーチャを示している。表面埋込領域3の表面に接して、p型のピニング層5が設けられている。図2に示すとおり、第1実施形態に係る光電変換素子の断面構造は、3層構造の撮像領域(2,3,5,7)が、更にp型の半導体基板1上に形成されているので、実際は4層構造の例示となっている。
[0035]
 図2では、素子形成層2が、p型の半導体基板1上にエピタキシャル成長等により堆積された構造を例示しているが、素子形成層2はn型の半導体基板1上に設けられていても構わない。更に、素子形成層2と半導体基板1との間等に他の層を含んで、5層以上の構造としても構わない。ピニング層5において、信号電荷と反対導電型のキャリアである正孔(ホール)の密度が、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に印加される電圧による静電誘導効果で、受光領域PDの周辺部の電荷輸送路及び8本の電荷転送チャネルR1,R2,R3,……,R8の空乏化電位を制御することによって変化する。
[0036]
 図1の平面図では絶縁膜9が図示されていないが、図2から第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8は絶縁膜9の上に配置されていることが理解できる。隣り合う第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8の間にはそれぞれ電荷転送チャネルが8本定義される。第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8は、8本の電荷転送チャネルR1,R2,R3,……,R8として機能する表面埋込領域3を平面パターン上で挟み、平面パターンとしては信号電荷の輸送方向と直交する方向に沿って互いに対向配置されるトポロジーになるが、断面図上では、撮像領域(2,3,5,7)上に絶縁膜9を介して配列されている。
[0037]
 図1では、遮蔽板11のアパーチャ直下の受光領域PDとして機能する埋込フォトダイオード領域を取り巻くように、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8が配置されている。図3に示すように、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に加える電位を変化させたとき、受光領域PDを構成している表面埋込領域3の空乏化電位を横方向の静電誘導効果によって、電荷輸送路となる電位の谷を形成するように制御し、更に8本の電荷転送チャネルR1,R2,R3,……,R8の空乏化電位を制御することができる。
[0038]
 図示を省略するが、第1電荷読出領域FD1には、第1信号読出トランジスタ(増幅トランジスタ)のゲート電極が、絶縁膜9中に設けられたコンタクト窓を介して接続される。第1信号読出トランジスタ(増幅トランジスタ)のドレイン電極は電源VDDに接続され、ソース電極は画素選択用の第1スイッチングトランジスタSEL1のドレイン電極に接続されている。第1スイッチングトランジスタSEL1のソース電極は、垂直信号線に接続され、ゲート電極には水平ラインの選択用制御信号SL(i)が、図9に示した垂直シフトレジスタ23から与えられる。
[0039]
 選択用制御信号SL(i)をハイ(H)レベルにすることにより、第1スイッチングトランジスタSEL1が導通し、第1信号読出トランジスタで増幅された第1電荷読出領域FD1の電位に対応する電流が垂直信号線に流れる。更に、第1電荷読出領域FD1には、第1リセットトランジスタRT1のソース電極が接続されている。第1リセットトランジスタRT1のドレイン電極は電源VDDに接続され、第1リセットトランジスタRT1のゲート電極にはリセット信号RT 1(i)が図8に示した垂直シフトレジスタ23から与えられる。リセット信号RT 1(i)をハイ(H)レベルにして、第1リセットトランジスタRT1が第1電荷読出領域FD1に蓄積された電荷を吐き出し、第1電荷読出領域FD1をリセットする。
[0040]
 一方、第2電荷読出領域FD2,第3電荷読出領域FD3,第4電荷読出領域FD4,……,第7電荷読出領域FD7にも、第1電荷読出領域FD1と同様に、いずれも第1信号読出トランジスタ(増幅トランジスタ)と等価な、第2信号読出トランジスタ,第3信号読出トランジスタ,第4信号読出トランジスタ,……,第7信号読出トランジスタが接続されている。また第2電荷読出領域FD2,第3電荷読出領域FD3,第4電荷読出領域FD4,……,第7電荷読出領域FD7には、いずれも第1スイッチングトランジスタSEL1と等価な第2スイッチングトランジスタSEL2,第3スイッチングトランジスタSEL3,第4スイッチングトランジスタSEL4,……,第7スイッチングトランジスタSEL7と、いずれも第1リセットトランジスタRT1と等価な第2リセットトランジスタRT2,第3リセットトランジスタRT3,第4リセットトランジスタRT4,……,第7リセットトランジスタRT7が接続されている。
[0041]
 第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に与える電圧によって、受光領域PDで発生した電子の移動の制御を自在に行うためには、電荷輸送路及び対向する電界制御電極の対に挟まれた電荷転送チャネルの空乏化電位(埋め込みダイオード内の空乏化電位)が、制御電極対に加える電圧によって大きく変動するように構成すればよい。これは、基板の不純物密度を低く設定し、表面のホールピニングのためのピニング層5を比較的低不純物密度に選ぶことによって行える。こうした光電変換素子の電界制御電極及びピニング層の内部のキャリアの濃度の変化等については、特許文献2中で「第1電界制御電極対41a,41b」を用いて代表的に説明したものと原理的に等価であるため、重複説明を省略する。
[0042]
 通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、第1実施形態に係る光電変換素子のピニング層5は、これらの従来周知の機能に留まらず、表面埋込領域3の空乏化電位を第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8の電圧で大きく変化させる作用をなす重要な層として機能している。
[0043]
 図5に例示したような四対の制御電極対に、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板11の開口部(アパーチャ)に入射した光で、埋込フォトダイオード領域で発生したキャリア(電子)を、受光領域PDから延びる八方向の中の所望の電荷転送チャネルに振り分けるように高速に移動させる電荷変調素子等を実現することができる。
[0044]
 則ち、第1実施形態に係る光電変換素子においては、図5に示すように、中心軸が45°ずつの角度をなして設けられた8本の電荷転送チャネルR1,R2,R3,……,R8のうち7本の電荷転送チャネルの端部には、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第7電荷蓄積領域SD7が設けられているので、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に、それぞれ異なった第1~第4電位レベルのゲート電圧を加えることができるようにすることで、7本の電荷転送チャネルの起点側に位置する埋込フォトダイオード領域で発生したキャリア(電子)の信号電荷を、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に加える電界制御電圧によって、高速に振り分けて移動させる光飛行時間(TOF)型距離センサの動作を実現することができる。
[0045]
 又、8本の電荷転送チャネルR1,R2,R3,……,R8のうち残る1本の電荷転送チャネルの端部には、図5に示すように、電荷排出領域SD8が設けられている。このため、図3に示したような、それぞれ異なった第1~第4電位レベルのゲート電圧を第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に加えることで、埋込フォトダイオード領域で発生した背景光による背景光電荷を、残る1本の電荷転送チャネルの入り口に高速に移動させ、背景光電荷を電荷排出領域SD8に排出することができる。
[0046]
 第1電荷読出領域FD1には、第1信号読出トランジスタ(増幅トランジスタ)のゲート電極が、接続されているので、第1電荷読出領域FD1に輸送された電荷量に相当する電圧によって、第1信号読出トランジスタ(増幅トランジスタ)で増幅された出力が、第1スイッチングトランジスタSEL1を介して外部に出力される。同様に、第2電荷読出領域FD2には、第2信号読出トランジスタ(増幅トランジスタ)のゲート電極が接続されているので、第2電荷読出領域FD2に輸送された電荷量に相当する電圧によって、第2信号読出トランジスタ(増幅トランジスタ)で増幅された出力が、第2スイッチングトランジスタを介して外部に出力される。
[0047]
 例えば、TOF型距離センサへの応用においては、TOF距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間T dを測定すればよい。則ち、TOF距離センサへの応用では、上記のように、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に、図3に示すようなそれぞれ互いに位相の異なる第1電界制御パルスg1,第2電界制御パルスg2,第3電界制御パルスg3,……,第8電界制御パルスg8から整形回路によって生成された互いに異なる電界制御電圧を順次印加する動作を、出力光の光パルスの繰り返し周期と同期して、周期的に繰り返して遅延時間T dを測定する。遅延時間T dの測定については、特許文献2における「遅延時間T dの測定」と同様の原理を使用できる。
[0048]
 第1実施形態に係る光電変換素子は、比較的デューティの狭いパルス光を用いて動作させる。図3に示すように、到来光の光パルスを受けて、光電変換素子で変調された電荷を蓄積する期間では、第1電界制御パルスg1,第2電界制御パルスg2,第3電界制御パルスg3,……,第8電界制御パルスg8を、整形回路によって整形し、第1電位レベルL、第2電位レベルM、第3電位レベルH及び第4電位レベルVの4段階の出力レベルをそれぞれ生成して、8つのゲート信号を図3に示すように周期的に与えて動作させる。
[0049]
 4段階の出力レベルの信号は、例えば図4に示すような論理回路を組み合わせて実現できる。図4中には、クロックからの、第1電界制御パルスg1,第2電界制御パルスg2,第3電界制御パルスg3,……,第8電界制御パルスg8のうち、第2電界制御パルスg2と第3電界制御パルスg3、第7電界制御パルスg7と第8電界制御パルスg8、第3電界制御パルスg3と第4電界制御パルスg4、第6電界制御パルスg6と第7電界制御パルスg7、をそれぞれ対とし、各対からの入力を4つの2入力AND回路にそれぞれ入力している。更に図4に示すように、上段側の2つの2入力AND回路の出力が上段側に配置した第1の2入力OR回路に入力され、下段側の2つの2入力AND回路の出力が下段側に配置した第2の2入力OR回路に入力している。そして、2つの2入力OR回路の出力がNOR回路に入力されている。そして、2つの2入力OR回路の出力を直接、選択回路15の2つの1.0V入力端子に入力し、同時にNOR回路の出力を選択回路15の-1.0V入力端子に入力して波形整形している。図4に示す選択回路15を介して第1電界制御電極G1に入力するゲート信号を生成することが可能である。図3に示す第2電界制御電極G2,第3電界制御電極G3,第4電界制御電極G4,……,第8電界制御電極G8に入力するゲート信号も同様な、論理回路の構成で生成することが可能である。
[0050]
 以上のように、第1実施形態に係る光電変換素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷転送チャネルに直交する)の静電誘導効果による電界制御を用いているので、電荷転送チャネルの長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。又、第1実施形態に係る光電変換素子によれば、平面パターンでほぼ八角形状の受光領域PDを設け、この受光領域PDの中心からそれぞれの中心軸が放射状に延びる8本の電荷転送チャネルR1,R2,R3,……,R8が形成される。8本の電荷転送チャネルR1,R2,R3,……,R8は、いずれも同じ形状で対称的に形成されているので、トータルの計測時間を短くすることが可能で、且つ広い受光領域PDと電荷の高速転送とを両立できる8タップ型横方向電界制御型光電変換素子を提供できる。
[0051]
 このように受光領域PDを大きくできるため、感度を高めることが出来、高精度な蛍光寿命の計測が可能になる。また高めた感度を積算回数の減少に使えば、従来と同じ蛍光発光の場合であっても計測時間を短くできる。また、より高速な電荷転送により、蛍光寿命の時間分解能を上げることが出来る。そのため、蛍光寿命の計測を一層高速且つ高精度に実行できる。則ち、第1実施形態に係る光電変換素子をTOF距離センサに応用すると、従来の埋め込みフォトダイオードを用いたCMOS型TOF距離画像センサに比べて、電荷転送チャネルの長さを長くとることができるので、アパーチャの実質的な開口率が向上して、高感度化が図れる。
[0052]
 更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第1実施形態に係る光電変換素子によれば、横方向の静電誘導効果による電界制御を用いているので、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や輸送速度の低下の問題が回避できる。
[0053]
 又、第1実施形態に係る光電変換素子によれば、受光領域PDの中心位置から放射状に延びる8本の電荷転送チャネルR1,R2,R3,……,R8のうち7本の端部に位置する第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第7電荷蓄積領域SD7に対し、信号電荷を順次、高速に振り分けて輸送し、8本のうち残る1本の電荷輸送路の端部に位置する電荷排出領域に、背景光に依拠した背景光電荷を排出することができるので、TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用することができる。例えば、第1実施形態に係る光電変換素子は、蛍光物質の寿命を測定する素子として応用すれば、電荷転送チャネルの長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に輸送していることから、より精度の高い測定が実現できる。
[0054]
 -固体撮像装置-
 第1実施形態に係る光電変換素子は、固体撮像装置(光飛行時間距離画像センサ)の画素X ijに適用可能であり、固体撮像装置の画素X ijに適用することにより、各画素X ijの内部において、高速の信号電荷の転送が可能になる。図8は、第1実施形態に係る光電変換素子を画素X ijとし、この画素X ijをマトリクス状に複数個配列した固体撮像装置の構成例である。
[0055]
 7出力光電変換素子の内部において、埋込フォトダイオード構造を用いて、横方向電界制御型(LEF)電荷変調ドライバ24から出力される第1電界制御パルスg1,第2電界制御パルスg2,第3電界制御パルスg3,……,第8電界制御パルスg8から整形回路によって生成された互いに異なる電界制御電圧を、それぞれ互いに異なる位相関係で、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に順次印加することにより、横方向の電界による静電誘導効果によって、電荷輸送路及び8本の電荷転送チャネルR1,R2,R3,……,R8の空乏化電位を順次変化させ、信号電荷を選択された電荷転送チャネル中を高速に輸送して、順次、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第7電荷蓄積領域SD7に蓄積し、背景光電荷を電荷排出領域をなす第8電荷蓄積領域SD8に排出することができる。
[0056]
 図9に示すように、7出力光電変換素子の出力端子となる第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第7電荷読出領域FD7は、画素X ijの画素内でソースフォロワアンプのゲートに接続され、アクティブピクセル型の回路により、信号が周辺の読み出し回路に読み出される。
[0057]
 なお、図9に示すように、7出力光電変換素子の第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第7電荷読出領域FD7のノードには、第1リセットトランジスタRT1,第2リセットトランジスタRT2,第3リセットトランジスタRT3,……,第7リセットトランジスタRT7も接続され、読み出した後、7出力光電変換素子の第1電荷読出領域FD1,第2電荷読出領域FD2,第3電荷読出領域FD3,……,第7電荷読出領域FD7の電荷をリセットする。この動作は、ノイズキャンセルにも利用する。
[0058]
 本発明の第1実施形態に係る固体撮像装置を光飛行時間距離画像センサとして構成する場合について例示すれば、図8に示すように、画素アレイ部と周辺回路部(21,22,23,24)とを同一半導体チップ上に配置し、集積化した構造として示すことが可能である。画素アレイ部例えば、方形状の領域として定義することが可能であり、図9に示した画素X ij(i=1~n;j=1~m:n,mはそれぞれ整数である。)を2次元マトリクス状に多数配列できる。画素アレイ部の下辺部には、図8において水平方向に示した画素行X 11,12,……X 1m;X 21,22,……X 2m;……X n1,n2,……X nm方向に沿ってカラム並列折り返し積分/巡回型A/D変換器22と、このカラム並列折り返し積分/巡回型A/D変換器22に接続される水平シフトレジスタ21が設けられている。画素アレイ部の左辺部には、図8において垂直方向に示した画素列X 11,X 21,……,X n1;X 12,X 22,……,X n2;……;X 1m,X 2m,……,X nm方向に沿って垂直シフトレジスタ23が設けられている。垂直シフトレジスタ23及び水平シフトレジスタ21には、図示を省略したタイミング発生回路が接続されている。第1実施形態に係る固体撮像装置では、画素アレイ部の下辺部に設けられたカラム並列折り返し積分/巡回型A/D変換器22に信号を読み出してA/D変換を行い、更にノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部(リセットノイズ)がキャンセルされた信号を求める。
[0059]
 既に説明したとおり、第1実施形態に係る固体撮像装置においては、第1実施形態に係る光電変換素子を画素X ijとして用いている。そして、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(半導体基板の表面に垂直方向)に制御する方式の単位画素で構成した場合に比し、第1実施形態に係る固体撮像装置では各画素X ijが横方向(半導体基板の表面に平行で電荷転送方向に直交する方向)の静電誘導効果による電界制御を用いているので、各画素X ijを構成する7出力光電変換素子のそれぞれ内部において、電荷輸送路に沿った長い距離にわたって電界がほぼ一定になるようにできる。このため、図3に例示したタイミングチャートで画素X ij内の7出力光電変換素子を動作させることにより、トータルの計測時間を短くし、且つ信号電荷を高速に転送できる。
[0060]
 更に、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向に制御する方式の単位画素を用いた構造においては、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流があったが、第1実施形態に係る固体撮像装置によれば、各画素X ijを構成する7出力光電変換素子のそれぞれが、横方向の静電誘導効果による電界制御を用いているので、各画素X ijを構成する7出力光電変換素子の内部において、ゲート酸化膜とシリコン表面の界面における界面欠陥や界面準位等に起因した雑音や暗電流の発生の問題や転送速度の低下の問題が回避でき、低雑音、高分解能で、応答速度の速い固体撮像装置を実現できる。
[0061]
 又、第1実施形態に係る固体撮像装置によれば、各画素X ijを構成する7出力光電変換素子の受光領域PDの中心位置から放射状に延びる8本の電荷転送チャネルR1,R2,R3,……,R8のうち7本の端部に位置する第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第7電荷蓄積領域SD7に対し、信号電荷を順次に、高速に転送することができるので、2次元TOF距離センサに限られず、極短時間に同じ現象が繰り返されるような物理現象の観測に応用して2次元画像を、トータルの計測時間を短くして撮像することができる。特に、第1実施形態に係る固体撮像装置は、蛍光物質の寿命を測定する素子として応用すれば、電荷転送方向の長い距離にわたって電界がほぼ一定になるようにして、信号電荷を高速に転送していることから、より蛍光物質の寿命の計測時間を短くして、精度の高い2次元画像を撮像できる。
[0062]
<第1実施形態の第1変形例>
 図10及び図11に示した本発明の第1実施形態の第1変形例に係る光電変換素子のように、受光領域PDの内側にp 領域からなる電位丘設定部7を設けなくても、本発明に係る光電変換素子を実現できる。第1実施形態の第1変形例に係る光電変換素子においても、図9に示した光電変換素子の場合と同様に、所望の電荷転送チャネルの中心軸に沿って4対の制御電極対を形成し、それぞれの制御電極対に4段階の出力レベルのゲート信号を周期的に与えて動作できる。第1実施形態の第1変形例に係る光電変換素子によっても、図1~図9に示した光電変換素子と同様に、広い受光領域PDと高速転送を両立できる。
[0063]
 ただし第1変形例の場合、図12中に第7電荷蓄積領域SD7への電荷の転送の場合で例示したように、第7電荷転送チャネルR7から第7電荷蓄積領域SD7への移行部において、やや平坦なポテンシャル領域が形成される場合がある。よって図6のポテンシャル図に示したように、電子を移動させる電荷輸送路から電荷蓄積領域の間に平坦なポテンシャル領域が形成されない、図1で示した光電変換素子の方がより有利である。
[0064]
<第1実施形態の第2変形例>
 図1で示した光電変換素子の場合、8個の電界制御電極により4対の制御電極対を形成して、8本の電荷転送チャネルへの電子の移動を制御した。しかし図13に示した本発明の第1実施形態の第2変形例に係る光電変換素子のように、電荷転送チャネルの本数より多い個数の電界制御電極を設けて、電子の移動を制御してもよい。
[0065]
 図13中には、16本の電界制御電極G1a,G2a,G3a,……,G8a;G1b,G2b,G3b,……,G8bにより8対の制御電極対を形成した場合が例示されている。電界制御電極G8aと電界制御電極G1bの間に第1電荷転送チャネルR1が定義される。更に電界制御電極G1aと電界制御電極G2bの間に第2電荷転送チャネルR2が定義され、電界制御電極G2aと電界制御電極G3bの間に第3電荷転送チャネルR3が定義され、電界制御電極G3aと電界制御電極G4bの間に第4電荷転送チャネルR4が定義される。そして、電界制御電極G4aと電界制御電極G5bの間に第5電荷転送チャネルR5が、電界制御電極G5aと電界制御電極G6bの間に第6電荷転送チャネルR6が、電界制御電極G6aと電界制御電極G7bの間に第7電荷転送チャネルR4が、電界制御電極G7aと電界制御電極G8bの間に第8電荷転送チャネルR8が、定義される。第1実施形態の第2変形例に係る光電変換素子の場合、図9に示した光電変換素子の場合と同様に、所望の電荷転送チャネルの中心軸に沿って8対の制御電極対を形成し、8対の制御電極対中に分配された隣接する電界制御電極を同一電位にして、それぞれの制御電極対に4段階の出力レベルのゲート信号を、図3に例示したタイミングチャートにしたがって、周期的に印加することにより、図1~図9に示した光電変換素子と同様に動作させ、トータルの計測時間を短くすることができる。更に、16個の電界制御電極G1a,G2a,G3a,……,G8a;G1b,G2b,G3b,……,G8bに対し、それぞれ独立した8個の制御電極対を選択し、8段階の出力レベルのゲート信号を、図3に例示したタイミングチャートを拡張して、周期的に与えることにより、受光領域PDの周辺部に形成される電荷輸送路の電位分布が、より滑らかになり、受光領域PDにおける信号電荷の輸送を高速化できる。よって、8段階の出力レベルのゲート信号を用いることにより、図1~図9に示した光電変換素子に比して、トータルの計測時間をより短くし、より広い受光領域PDとより高速転送が実現できる。
[0066]
<第1実施形態の第3変形例>
 図14に示した本発明の第1実施形態の第3変形例のように、表面埋込領域3の上部で、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8から離間した位置に電荷排出領域(ドレイン領域)D0を設ければ、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8をすべて用いた8出力光電変換素子を実現できる。
[0067]
 図15に示すように、電荷排出領域D0は表面埋込領域3の上部の中央に、表面埋込領域3から僅かに離間して設けられた高不純物密度のn型の半導体領域である。電荷排出電極TD0は、電荷排出領域D0及び表面埋込領域3の間の絶縁膜9の上部に、電荷排出領域D0を囲むように、平面パターンでリング状に設けられた絶縁ゲート構造の電極である。
[0068]
 図16に示すように、蓄積期間中は、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8には、図3に示した場合と同様に、4段階の出力レベルの信号が順次与えられる。第7電荷蓄積領域SD7及び第8電荷蓄積領域SD8に第4電位レベルV(2.3V)が印加される期間の経過後、第8電荷蓄積領域SD8及び第1電荷蓄積領域SD1に第4電位レベルV(2.3V)が印加される期間の到来前の間のドレイン期間に、電荷排出電極TD0がオンになる。
[0069]
 図17中には、第7電荷蓄積領域SD7への電荷転送の場合のポテンシャルが例示されている。すなわち電荷排出電極TD0がオフ状態のときには、図17Aに示すように、第7電荷転送チャネルR7のゲートは開き、第7電荷蓄積領域SD7へ電荷が移動する。一方、図17B中に例示した第5電荷転送チャネルR5及び第1電荷転送チャネルR1のような他の電荷転送チャネルのゲートは閉じており、それぞれの電荷蓄積領域への電荷の移動は阻害され、電荷は第7電荷蓄積領域SD7への移動するように促される。
[0070]
 一方、図18中には、背景光電荷の排出時、すなわち電荷排出電極TD0がオン状態の場合の電位分布が例示されている。図18A及び図18Bに示すように、第1電荷転送チャネルR1,第2電荷転送チャネルR2,第3電荷転送チャネルR3,……,第8電荷転送チャネルR8のすべての電荷転送チャネルのゲートは閉じており、それぞれの電荷蓄積領域への電荷の移動は阻害され、電荷は電荷排出領域D0へのみ移動する。
[0071]
 図19中には、第1実施形態の第3変形例に係る光電変換素子を用いた固体撮像装置の内部構造が例示されている。図4に示した固体撮像装置の場合と異なるのは、電荷変調ドライバ24から、第8電界制御電極G8及び電荷排出電極TD0への信号がそれぞれ別箇に入力される点と、光電変換素子の出力端子が、第8電荷蓄積領域SD8によって1個増えた点である。
[0072]
 第8電荷蓄積領域SD8には、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第7電荷蓄積領域SD7と同様に、第8増幅トランジスタ、第8スイッチングトランジスタ及び第8リセットトランジスタがそれぞれ接続され、8出力光電変換素子が実現されている。第1実施形態の第3変形例に係る光電変換素子によっても、図1~図9に示した光電変換素子と同様に、トータルの計測時間が短く、しかも広い受光領域PDと高速転送が両立できるという効果を奏することができる。
[0073]
<第1実施形態の第4変形例>
 図20に示した本発明の第1実施形態の第4変形例のように、表面埋込領域3の上部で、隣り合う電荷転送チャネルの間においてそれぞれの電界制御電極の外側に8個のゲート下電荷排出領域GD1,GD2,GD3,……,GD8を設けても、8出力光電変換素子を実現できる。ゲート下電荷排出領域GD1,GD2,GD3,……,GD8は、電荷が電荷転送チャネルを転送される際にゲート下に漏れた電荷を排出するための電荷排出領域である。図21は、図20に示した8出力光電変換素子のレイアウト構造を用いて行ったシミュレーション結果を示す。
[0074]
 図21中には、第7電荷蓄積領域SD7への電荷転送の場合に、電位丘設定部7の周囲を、上側及び下側からそれぞれ回り込んで移動する電子の電荷輸送路が太い破線によって例示されている。図21に示したポテンシャルの等電位線から、電位丘設定部7の周囲に設定される電子の電荷輸送路となる電位谷の電位変化が滑らかであり、効率良く、第7電荷蓄積領域SD7への電荷転送が出来ることが分かる。第1実施形態の第4変形例に係る光電変換素子によっても、図1~図9に示した光電変換素子と同様に、電位谷の電位変化を滑らかにし、トータルの計測時間が短く、しかも広い受光領域PDと高速転送が両立できるという効果を奏することができる。
[0075]
―第2実施形態―
<光電変換素子の構造>
 図22の平面図並びに図23及び図24の断面図等に示すように、本発明の第2実施形態に係る光電変換素子は、p型の素子形成層2、素子形成層2の上部に埋め込まれた、n型の表面埋込領域3、表面埋込領域3の周囲に設けられた、平面パターンでドーナツ型の表面埋込領域3よりも高不純物密度でn型のガイド領域13、及び表面埋込領域3の表面に接して設けられた、p型のピニング層5を含む撮像領域(2,3,5,7)と、撮像領域(2,3,5,7)上に設けられた絶縁膜9と、撮像領域(2,3,5,7)の中央部に定義される受光領域PDを囲むように互いに離間して設けられた、素子形成層2よりも高不純物密度でn型の第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8を備える。第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8は、受光領域PDの中心位置に関して対称となる8つ位置に配置されている。そして、受光領域PDを囲む位置において、絶縁膜9上に受光領域PDの中心位置から第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8のそれぞれに至る8本の電荷転送チャネルR1,R2,R3,……,R8のそれぞれの両側に対をなして、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8を配置している。
[0076]
 第2実施形態に係る光電変換素子は、第1実施形態に係る光電変換素子のような電位丘設定部7を有さないが、代わりにドーナツ型(リング状)のガイド領域13を受光領域PDの周辺に備える。すなわち、第2実施形態に係る光電変換素子の受光領域PDは、内側の正八角形の表面埋込領域3と外側のドーナツ型(リング状)のガイド領域13を備えることにより、不純物密度が2段階に変化する点が、第1実施形態に係る光電変換素子と異なる。第2実施形態に係る光電変換素子の他の構造については、第1実施形態における同名の部材と等価であるので、重複説明を省略する。
[0077]
 図25中には、第1電位レベルL=-1.0V、第2電位レベルM=0.0V、第3電位レベルH=1.5V、第4電位レベルV=2.3Vの場合の、第7電荷蓄積領域SD7への電荷転送時のポテンシャルが例示されている。図25Aに示すように、第7電荷転送チャネルR7のゲートは開き、第7電荷蓄積領域SD7へ電荷が転送される。このときの転送時間は、0.26nsであった。また図25Bに示したように、第8電荷転送チャネルR8の位置には、電子の転送を阻害する障壁が形成される。Jが付された破線の円の中には、上側に僅かに突出する部分が障壁として示されている。また図25C中には、第4電界制御電極G4及び第8電界制御電極G8の下のポテンシャルが例示されている。
[0078]
 第2実施形態に係る光電変換素子によれば、従来のMOS構造を用いてゲート電極直下のポテンシャルを縦方向(垂直方向)に制御する場合に比し、横方向(電荷転送チャネルに直交する)の静電誘導効果による電界制御を用いているので、電荷転送チャネルの長い距離にわたって電界がほぼ一定になるようにして、信号電荷が対称性を維持しながら高速に輸送される。又、第2実施形態に係る光電変換素子によれば、平面パターンでほぼ八角形状の受光領域PDを設け、この受光領域PDの中心からそれぞれの中心軸が放射状に延びる8本の電荷転送チャネルが形成される。8本の電荷転送チャネルは、いずれも同じ形状で対称的に形成されているので、第1実施形態に係る光電変換素子と同様に、トータルの計測時間を短くすることが可能で、且つ広い受光領域PDと電荷の高速転送とを両立できる8タップ型横方向電界制御型光電変換素子を提供できる。第2実施形態に係る光電変換素子のその他の効果については、第1実施形態に係る光電変換素子の場合と同様である。また第1実施形態に係る光電変換素子の場合と同様に、第2実施形態に係る光電変換素子を用いて、固体撮像装置を実現することができる。
[0079]
<第2実施形態の第1変形例>
 第2実施形態の第1変形例に係る光電変換素子は、図26に示すように、受光領域PDが内側の表面埋込領域3と表面埋込領域3の外側のドーナツ型のガイド領域13を備え、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8の径方向の外側にゲート下電荷排出領域GD1,GD2,GD3,……,GD8を備える構成である。すなわち、第2実施形態の第1変形例に係る光電変換素子は、図22で示したn型高不純物密度のガイド領域13を有する光電変換素子の構造に、図20で示した第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8の外側に8個のゲート下電荷排出領域GD1,GD2,GD3,……,GD8を有する構造を組み合わせた構成に対応する。ゲート下電荷排出領域GD1,GD2,GD3,……,GD8は、図20で示した平面レイアウトと同様に、放射状の8本の電荷転送チャネルR1,R2,R3,……,R8を有し、この隣り合う電荷転送チャネルの長手方向に挟まれる位置に設けられている。この8出力光電変換素子のレイアウト構造を用いて、第7電荷蓄積領域SD7へ電子を転送するシミュレーションを行った場合の、X-Y面内全体の等電位線を図27に示す。
[0080]
 図27中には、受光領域PD中の第3電荷転送チャネルR3寄りの位置で光電変換により発生した信号電荷が、ほぼ水平に右方向の第7電荷蓄積領域SD7へ向かって転送された軌跡と、第8電荷転送チャネルR8寄りの位置で発生した信号電荷が、円弧状に斜め下方に第7電荷蓄積領域SD7に向かって転送された軌跡とが模式的に例示されている。また図28は、図27で示した等電位線の上側の領域の拡大図である。すなわち、図28も左側が第3電荷転送チャネルR3の第3電荷蓄積領域SD3を含む電位分布であり、右側が第7電荷転送チャネルR7の第7電荷蓄積領域SD7を含む電位分布である。又、図28の中央の上側は、第1電荷転送チャネルR1の電位分布である。
[0081]
 図28に示すように、第7電荷蓄積領域SD7には、全体の中で最も深い電位が形成されている。更に図26及び図27の右下側に配置された第5電界制御電極G5,第6電界制御電極G6,第7電界制御電極G7周辺のポテンシャル状態を、図29に模式的に示す。図29の3次元メッシュ構造のポテンシャルプロファイルに示すように、第7電荷転送チャネルR7を定義する第6電界制御電極G6と第7電界制御電極G7の間の谷領域の電位が全体の中で最も深い。第2実施形態の第1変形例に係る光電変換素子によっても、図22~図25に示した光電変換素子と同様に、トータルの計測時間が短く、しかも広い受光領域PDと高速転送が両立できるという効果を奏することができる。
[0082]
<第2実施形態の第2変形例>
 第2実施形態に係る光電変換素子を用いた固体撮像装置としては、図30に示すように、遮蔽板11の上側に、対象物からの光を収束して受光領域PDに入射させるマイクロレンズ17を設けてもよい。マイクロレンズ17を介して光を入射させることにより、開口率を向上させることができるので、固体撮像装置の高感度化を図ることができる。
[0083]
 第2実施形態の第2変形例に係る光電変換素子によっても、図22~図25に示した光電変換素子と同様に、トータルの計測時間が短く、しかも広い受光領域PDと高速転送が両立できるという効果を奏することができる。尚、マイクロレンズは、図30に例示したような単層構造に限定されることなく、2段以上の複合構造で光電変換素子に組み合わせて、更に微細化を図ることもできる。
[0084]
<第2実施形態の第3変形例>
 図1~図30では、8タップ横方向電界制御型の光電変換素子を例示したが、これに限定されず、本発明は5つ以上の位置に受光領域PDから離間した電荷転送チャネルを設けることができる。図31中には、平面パターンで、内側にほぼ正五角形の表面埋込領域3aと、表面埋込領域3aの外側に設けられた外縁がほぼ正五角形のドーナツ型のガイド領域13aとが設けられた、第2実施形態の第3変形例に係る5タップ横方向電界制御型の光電変換素子が例示されている。
[0085]
 第2実施形態の第3変形例に係る光電変換素子においても、図1~図30で説明したそれぞれの光電変換素子の場合と同様に、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第5電荷蓄積領域SD5のうちの1個の電荷蓄積領域を電荷排出領域として用いれば、4出力光電変換素子を実現できる。第2実施形態の第3変形例に係る4出力光電変換素子によっても、図22~図25に示した光電変換素子と同様に、トータルの計測時間が短く、しかも広い受光領域PDと高速転送が両立できるという効果を奏することができる。
[0086]
<第2実施形態の第4変形例>
 図32中に示す第2実施形態の第4変形例に係る光電変換素子においては、図20の場合と同様に、受光領域PDの外側に16本の電界制御電極G1a,G2a,G3a,……,G8a;G1b,G2b,G3b,……,G8bを備える。電界制御電極G8aと電界制御電極G1bの間に第1電荷転送チャネルR1が定義される。更に電界制御電極G1aと電界制御電極G2bの間に第2電荷転送チャネルR2が定義され、電界制御電極G2aと電界制御電極G3bの間に第3電荷転送チャネルR3が定義され、電界制御電極G3aと電界制御電極G4bの間に第4電荷転送チャネルR4が定義される。そして、電界制御電極G4aと電界制御電極G5bの間に第5電荷転送チャネルR5が、電界制御電極G5aと電界制御電極G6bの間に第6電荷転送チャネルR6が、電界制御電極G6aと電界制御電極G7bの間に第7電荷転送チャネルR4が、電界制御電極G7aと電界制御電極G8bの間に第8電荷転送チャネルR8が、定義される。第2実施形態の第4変形例に係る光電変換素子においては、図32中に示すように、隣り合う電界制御電極G1bと電界制御電極G1aの間に、互いに隙間を空けて第1電荷排出電極TD1が配置されている。更に隣り合う電界制御電極G2bと電界制御電極G2aの間に、互いに隙間を空けて第2電荷排出電極TD2が配置され、隣り合う電界制御電極G3bと電界制御電極G3aの間に第3電荷排出電極TD3が配置され、隣り合う電界制御電極G4bと電界制御電極G4aの間に第4電荷排出電極TD4が配置されている。そして、隣り合う電界制御電極G5bと電界制御電極G5aの間に第5電荷排出電極TD5が、隣り合う電界制御電極G6bと電界制御電極G6aの間に第6電荷排出電極TD6が、隣り合う電界制御電極G7bと電界制御電極G7aの間に第7電荷排出電極TD7が、隣り合う電界制御電極G8bと電界制御電極G8aの間に第8電荷排出電極TD8が配置されている。
[0087]
 隣り合う電界制御電極G1bと電界制御電極G1aの放射状延長方向の間の第1電荷排出電極TD1の径方向外側端部に第1電荷排出領域RD1が配置されている。更に隣り合う電界制御電極G2bと電界制御電極G2aの放射状延長方向の間の第2電荷排出電極TD2の径方向外側端部に第2電荷排出領域RD2が配置され、隣り合う電界制御電極G3bと電界制御電極G3aの放射状延長方向の間の第3電荷排出電極TD3の径方向外側端部に第3電荷排出領域RD3が配置され、隣り合う電界制御電極G4bと電界制御電極G4aの放射状延長方向の間の第4電荷排出電極TD4の径方向外側端部に第4電荷排出領域RD4が配置されている。そして、隣り合う電界制御電極G5bと電界制御電極G5aの放射状延長方向の間の第5電荷排出電極TD5の径方向外側端部に第5電荷排出領域RD5が、隣り合う電界制御電極G6bと電界制御電極G6aの放射状延長方向の間の第6電荷排出電極TD6の径方向外側端部に第6電荷排出領域RD6が、隣り合う電界制御電極G7bと電界制御電極G7aの放射状延長方向の間の第7電荷排出電極TD7の径方向外側端部に第7電荷排出領域RD7が、隣り合う電界制御電極G8bと電界制御電極G8aの放射状延長方向の間の第8電荷排出電極TD8の径方向外側端部に第8電荷排出領域RD8が配置されている。
[0088]
 16本の電界制御電極G1a,G2a,G3a,……,G8a;G1b,G2b,G3b,……,G8bにそれぞれ電圧を印加することにより、8本の電荷転送チャネルR1,R2,R3,……,R8のゲートの開閉が制御される。すなわち第2実施形態の第4変形例に係る光電変換素子は、図13に例示した第1実施形態の第2変形例に係る光電変換素子の場合と同様に、16個の電界制御電極G1a,G2a,G3a,……,G8a;G1b,G2b,G3b,……,G8bを備えているので、8対の制御電極対を選択し、電荷転送チャネルR1,R2,R3,……,R8を選択することが可能であると共に、背景光電荷の排出を個別に制御する8個の電荷排出電極TD1,TD2,TD3,……,TD8によって、所望のタイミングにおいて、背景光電荷を排出することができる。第2実施形態の第4変形例に係る光電変換素子によっても、図22~図25に示した光電変換素子と同様に、トータルの計測時間が短く、しかも広い受光領域PDと高速転送が両立できるという効果を奏することができる。
[0089]
 なお、既に述べたとおり、図1~図32の光電変換素子では、補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82を備える構造を例示的に説明したが、光電変換素子の応用の目的等により、これらは本発明の必須の構成ではない場合があり得ることに留意されたい。また図1~図32の光電変換素子では電荷蓄積領域SD1~SD8を用いる場合を例示したが、電荷蓄積領域は必須ではない。電界制御電極を使って電荷転送チャネルを制御して、電荷蓄積領域を用いることなく、電荷をそれぞれの電荷読出領域に直接に振り分けても本発明を実施できる。また図1~図32に示した光電変換素子が含む部分的な構造を互いに組み合わせてもよい。
[0090]
<電荷蓄積素子の構造>
 第1及び第2実施形態の説明では、電荷を電荷転送チャネルを経由して電荷読出領域に送り込む5つ以上の電荷蓄積素子が光電変換素子に含まれていた。このような第1及び第2実施形態に係る光電変換素子に適用可能な電荷蓄積素子の構造について、以下、より具体的に説明する。まず図1に示した第1実施形態の光電変換素子で右側に位置する電荷転送チャネルR7から電荷読出領域FD7に至る経路を有する電荷蓄積素子に着目する。
[0091]
 図33の平面図及び図2の断面図等に示すように、電荷蓄積素子は、第1導電型(p型)の素子形成層2と、素子形成層2の上部の一部に設けられ、電荷供給領域を構成する第2導電型(n型)の表面埋込領域3と、表面埋込領域3に入力側を接続し、表面埋込領域3よりも高不純物密度でn型の電荷蓄積領域SD7と、電荷蓄積領域SD7の出力側に接続され、電荷蓄積領域SD7よりも高不純物密度でn型の電荷読出領域FD7と、電荷蓄積領域SD7の入力側に定義される電荷転送チャネルR7の両側に対をなして対向配置され、電荷転送チャネルR7の空乏化電位を横方向静電誘導効果で制御して、表面埋込領域3から信号電荷を電荷蓄積領域SD7に導入する電界制御電極G6,G7と、電界制御電極G6,G7に隣接し、電荷転送チャネルR7よりも出力側に位置して電荷蓄積領域SD7の両側に対をなして対向配置され、電荷蓄積領域SD7の空乏化電位を横方向静電誘導効果で制御する補助電極CA71,CA72を備える。電荷蓄積素子は、補助電極CA71,CA72に印加する電圧により、電荷蓄積領域SD7に蓄積される信号電荷の量を拡大する。電荷蓄積素子は、電荷蓄積領域SD7の出力側に設けられ、電荷蓄積領域SD7に蓄積された信号電荷を電荷読出領域FD7に転送する転送電極TX71,TX72を更に備える。電荷読出領域は電荷転送の目的である目的領域をなす。電界制御電極は入力側で電位を制御する領域である入力制御電極をなす。転送電極は出力側で電位を制御する領域である出力制御電極をなす。
[0092]
 電荷蓄積素子は、容量を拡大する容量拡大電極としての一対の拡大電極対(CA71,CA72)を備える。一対の拡大電極対(CA71,CA72)を構成する補助電極CA71,CA72のそれぞれは、図33に示すように、平面パターンでほぼ矩形状である。補助電極CA71,CA72のそれぞれは、矩形状の第7電荷蓄積領域SD7と平行に、第7電荷蓄積領域SD7と僅かな隙間を空けて、第7電荷読出領域FD7側へ延びている。また補助電極CA71,CA72は、第6電界制御電極G6及び第7電界制御電極G7とも僅かな隙間を空けて配置されている。すなわち一対の拡大電極対(CA71,CA72)は、電荷の移動方向に直交する方向に並べて配置されている。
[0093]
 電荷蓄積素子を構成する第7電荷蓄積領域SD7は、第7電荷転送チャネルR7から連続する第1の矩形状領域と、第1の矩形状領域から第7電荷読出領域FD7へと延びる、第1の矩形状領域より狭幅の第2の矩形状領域とを備える段差形状の多角形である。補助電極CA71,CA72の長辺の長さは第7電荷蓄積領域SD7の第1の矩形状領域の長辺の長さとほぼ同じである。
[0094]
 第7電荷蓄積領域SD7の第2の矩形状領域の両側には、一対の出力電極対(TX71,TX72)のそれぞれが、第7電荷蓄積領域SD7及び補助電極CA71,CA72と離間して設けられている。補助電極CA71,CA72及び転送電極TX71,TX72は、絶縁膜9の上部に設けられている。一対の拡大電極対(CA71,CA72)は、設定された制御電圧が印加されることにより、一対の拡大電極対(CA71,CA72)によって挟まれた電荷の移動経路(蓄積転送路)に沿って定義される第7電荷蓄積領域SD7中における蓄積電荷容量を増大させる。
[0095]
 図34及び図35に示すように、一対の電界制御電極(G6,G7)がオン状態、一対の拡大電極対(CA71,CA72)がオン状態、及び一対の出力電極対(TX71,TX72)がオフ状態の場合、電荷の移動経路に沿った図33中の水平方向中央のY2-Y2方向から見た断面における位置での電子に対するポテンシャルが全体的に最も深い。次に電荷の移動経路中一対の電界制御電極(G6,G7)寄りとなる図33のY1-Y1方向から見た断面における位置が深く、電荷の移動経路中一対の出力電極対(TX71,TX72)寄りとなる図33のY3-Y3方向から見た断面における位置でのポテンシャルが最も浅くなる。
[0096]
 また図36及び図37に示すように、一対の電界制御電極(G6,G7)がオフ状態、一対の拡大電極対(CA71,CA72)がオン状態、及び一対の出力電極対(TX71,TX72)がオフ状態の場合、図33の中央のY2-Y2方向から見た断面における位置での電子に対するポテンシャルが全体的に最も深い。図33のY3-Y3方向から見た断面における位置でのポテンシャルは、Y方向の中央位置では2番目に深いが、Y方向の両端の位置では、図33のY1-Y1方向から見た断面における位置でのポテンシャルより浅くなる。
[0097]
 また図38及び図39に示すように、一対の電界制御電極(G6,G7)がオフ状態、一対の拡大電極対(CA71,CA72)がオン状態、及び一対の出力電極対(TX71,TX72)がオン状態の場合、図33のY1-Y1方向から見た断面における位置での電子に対するポテンシャルが全体的に最も浅い。図33のY3-Y3方向から見た断面における位置でのポテンシャルは、Y方向の中央位置では最も深いが、Y方向の両端の位置では、図33のY2-Y2方向から見た断面における位置でのポテンシャルより浅くなる。
[0098]
 また図40及び図41に示すように、一対の電界制御電極(G6,G7)がオフ状態、一対の拡大電極対(CA71,CA72)がオフ状態、及び一対の出力電極対(TX71,TX72)がオン状態の場合、図33のY方向の中央の位置では、Y3-Y3方向から見た断面における位置での電子に対するポテンシャルが全体的に最も深く、次に、図33のY2-Y2方向から見た断面における位置でのポテンシャル、最後に図33のY1-Y1方向から見た断面における位置でのポテンシャルの順に深い。一方、図33のY方向の両端位置では、最も深いが、図33のY1-Y1方向から見た断面における位置、図33のY2-Y2方向から見た断面における位置、図33のY3-Y3方向から見た断面における位置の順に、電子に対するポテンシャルが深くなる。
[0099]
 尚、補助電極の形状は、図33に示した矩形に限定されず、第7電荷蓄積領域SD7に沿って延びる領域を有して、挟まれた領域中の蓄積電荷容量を増やす限り、楕円形や多角形等の他の形状であってよい。他の補助電極の構造も、補助電極CA71,CA72と等価な構造である。
[0100]
<電荷蓄積素子の動作>
 既に図5を用いて例示的に説明したように、光電変換素子の動作において、信号電荷は電位丘設定部7の周囲を回るように移動し、最後に第4制御電極対(G7,G6)の間の第7電荷転送チャネルR7を経由して、電荷蓄積素子を構成する第7電荷蓄積領域SD7に移動する。このとき第3電荷転送チャネルR3の電子に対するポテンシャルは浅く、第7電荷転送チャネルR7の電子に対するポテンシャルは深く、図42に示すような、第7電荷転送チャネルR7から第7電荷蓄積領域SD7へ、更に第7電荷読出領域FD7へ連続して下降する電位勾配が形成される。すなわち第7電荷蓄積領域SD7へのゲートは開いているが、第7電荷蓄積領域SD7以外のゲートはいずれも閉まっている。第7電荷蓄積領域SD7以外の電荷転送チャネルの電子に対するポテンシャルはいずれも浅く、電荷の移動を阻害する電位勾配がそれぞれ形成される。
[0101]
 図5に示したように、第1電界制御電極G1,第2電界制御電極G2,第3電界制御電極G3,……,第8電界制御電極G8に印加される制御電圧によって、所望の電荷転送チャネルに移動した電荷は、補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82に印加される制御電圧によって、第1電荷蓄積領域SD1,第2電荷蓄積領域SD2,第3電荷蓄積領域SD3,……,第8電荷蓄積領域SD8のそれぞれへ蓄積される。そして、それぞれの電荷蓄積領域の両側に設けられた一対の拡大電極対CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82に高レベルの電位を印加すると、ビルトインポテンシャル(拡散電位)または横方向電界に依存したポテンシャルが生じ、図43中に実線の軌跡で示すように、所望の電荷蓄積領域SD1,SD2,SD3,……,SD8の電子に対するポテンシャルを深くできる。このとき一定の容積を有する電荷蓄積領域SD1,SD2,SD3,……,SD8にそれぞれ蓄積可能な電子数は、シミュレーションにより算出すると、1912個であった。
[0102]
 一方、一対の拡大電極対を設けない電荷蓄積素子の場合、電荷蓄積領域SD1,SD2,SD3,……,SD8の電子に対するポテンシャルは深くならず、図43中に破線の軌跡で示したように、電荷蓄積素子を用いた光電変換素子の場合よりも最大で0.56V程度浅くなる。また本発明の実施形態の場合と同じ容積の電荷蓄積領域SD1,SD2,SD3,……,SD8に対して蓄積可能な電子数は、シミュレーションにより算出すると、820個であった。すなわち補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82を設けた電荷蓄積素子の方が、電子を1092個多く蓄積できる。
[0103]
 また図44に示すように、電界制御電極G1,G2,G3,……,G8に印加する電圧を低レベルとし、更に補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82に印加する電圧を例えば2.58V程度の低レベルとした状態で、転送電極TX11,TX21,TX31,……,TX81;TX12,TX22,TX32,……,TX82を低レベルから高レベルにすると、電荷蓄積領域SD1,SD2,SD3,……,SD8から電荷読出領域へ向かって、電子に対するポテンシャルの傾きを急峻に変化させることが可能になる。このように電荷蓄積領域SD1,SD2,SD3,……,SD8から電荷読出領域FD1,FD2,FD3,……,FD8への電子に対するポテンシャルの傾斜を強めることにより、電荷読出領域FD1,FD2,FD3,……,FD8への電荷の転送を促進するように補助することができる。
[0104]
 また図1及び図22に示したように、第1及び第2実施形態に係る光電変換素子には、電荷蓄積領域SD1,SD2,SD3,……,SD8の近傍に電荷の転送を補助する補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82が設けられている。そして補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82に高レベルの電位を印加することで、ビルトインポテンシャル(拡散電位)または横方向電界に依存したポテンシャルを得て、蓄積可能な電子数を増やすことができる。よって電荷の移動経路中の蓄積電荷容量を増大させることにより、それぞれの電荷蓄積領域SD1,SD2,SD3,……,SD8に十分な蓄積電荷容量を実現することができる。
[0105]
 また第1及び第2実施形態に係る光電変換素子によれば、電荷蓄積領域SD1,SD2,SD3,……,SD8から電荷読出領域FD1,FD2,FD3,……,FD8への電荷の転送時には、補助電極CA11,CA21,CA31,……,CA81;CA12,CA22,CA32,……,CA82を低レベルの電位とすることで、電荷読出領域FD1,FD2,FD3,……,FD8への傾斜を強め、電荷読出領域FD1,FD2,FD3,……,FD8への電荷の転送を補助することもできる。
[0106]
<電荷蓄積素子の第1変形例>
 図33~図44に示した電荷蓄積素子の転送電極TX71,TX72は、電荷蓄積領域SD7の第2の矩形状領域を挟むように一対で設けられていた。しかし図45の、第7電荷蓄積領域SD7を中心とした領域の拡大図で例示するように、第7電荷蓄積領域SD7の第1の矩形状領域及びこの第1の矩形状領域の電荷読出領域FD7側に連続する狭幅の第2の矩形状領域の上に同時に重なるように設けられた、一枚からなる通常の絶縁ゲート構造の転送電極TX70を設けてもよい。
[0107]
 図46及び図47は、第6電界制御電極G6及び第7電界制御電極G7に-1V、通常の絶縁ゲート構造の転送電極TX70に-1Vの電圧それぞれ印加した状態で、一対の拡大電極対(CA71,CA72)に印加する電圧を、約-1.0V~約2.3Vの間で変化させた場合に得られた電子に対するポテンシャルの状態を、図45のX2-X2方向から見た断面の位置及びY4-Y4方向から見た断面の位置のそれぞれについて示す。図46及び図47に示すように、一対の拡大電極対(CA71,CA72)に印加する電圧を大きくするほど、電子に対するポテンシャルの最深部の深さは深くなる。図46及び図47から分かるように、一対の拡大電極対(CA71,CA72)に印加する電圧が約-1.0V~約2.3Vの間で変化する場合、約2.58V~約3.12Vの変調効果を得ることができた。
[0108]
 このように一枚の転送電極TX70を設けた第1変形例に係る電荷蓄積素子によっても、図33~図44に示した電荷蓄積素子と同様に、電荷の移動経路中の蓄積電荷容量を増大させると共に、電荷読出領域FD1,FD2,FD3,……,FD8への電荷の転送を補助できる。
[0109]
<電荷蓄積素子の第2変形例>
 また図48の、第7電荷蓄積領域SD7を中心とした領域の拡大図で例示するように、第2変形例に係る電荷蓄積素子においては、第7電荷蓄積領域SD7をほぼ矩形状領域のみで構成し、この矩形状領域から第7電荷読出領域FD7に向かって延びる、第7電荷蓄積領域SD7より高不純物密度のn型(n ++)の電荷蓄積補助領域XD7を設けて、電子に対するポテンシャルが深くなるようにしてもよい。
[0110]
 電荷蓄積補助領域XD7は、図48に示すように、平面パターンでほぼ十字架状であり、十字架の縦棒の横棒より下側に相当する領域が、第7電荷蓄積領域SD7と部分的に重なるように配置され、電子に対するポテンシャルがより深くなる。電荷蓄積補助領域XD7の十字架の縦棒の横棒より上側に相当する領域は、出力側の第7電荷読出領域FD7と接している。電荷蓄積補助領域XD7の十字架の横棒の左右に張り出す部分に相当する領域は、それぞれ一対の出力電極対(TX71,TX72)と端部が部分的に重なるように配置されている。
[0111]
 図49及び図50は、第6電界制御電極G6及び第7電界制御電極G7及び一対の拡大電極対(CA71,CA72)に印加する電圧をいずれも低レベルとした状態で、一対の出力電極対(TX71,TX72)に印加する電圧を約-2.0V~約3.0Vの間で変化させた場合に得られた、図48のX3-X3方向から見た断面の位置及びY5-Y5方向から見た断面の位置におけるそれぞれの電子に対するポテンシャルの状態を示す。図49及び図50に示すように、一対の出力電極対(TX71,TX72)に印加する電圧を大きくするほど、出力側の第7電荷読出領域FD7への電子に対するポテンシャルの傾斜は強くなる。
[0112]
 一方、図51に示すように、一対の拡大電極対(CA71,CA72)が設けられていない電荷蓄積素子の場合には、例えば一対の出力電極対(TX71,TX72)に印加する電圧が約3.3Vの場合、第7電荷蓄積領域SD7と第7電荷読出領域FD7の境界にほぼ平坦なポテンシャル領域が生じる。この平坦なポテンシャル領域には、比較的多くの電荷が滞留するため、図51に示すように、一対の出力電極対(TX71,TX72)に印加する電圧が例えば約-1.0Vに変化すると、この平坦なポテンシャル領域の電位が浅くなり、滞留した電荷の一部は第7電荷読出領域FD7に落下するものの、一部は第7電荷蓄積領域SD7側へ落下する、いわゆる出力側からの「戻り電荷」が多く発生することになる。戻り電荷はノイズの増大につながる。
[0113]
 この点、第2変形例に係る電荷蓄積素子の場合、一対の拡大電極対(CA71,CA72)を備えた状態で、一対の出力電極対(TX71,TX72)に印加する電圧が変化するので、一対の出力電極対(TX71,TX72)の電圧が低レベルであっても、第7電荷読出領域FD7への電子に対するポテンシャルの傾斜は強く、図51で示したような平坦なポテンシャル領域が出力側に生じない。よって第2変形例に係る電荷蓄積素子によれば、図33~図44に示した電荷蓄積素子の効果に加え、更に戻り電荷の発生を抑制し、電荷蓄積素子のノイズを低減することができる。
[0114]
<電荷蓄積素子の比較例>
 また図52は、一対の拡大電極対を独立して設けることなく、電荷供給領域をなす入力側の受光領域PDから連なるn型の第7電荷転送チャネルR7に第7電荷蓄積領域SD7が接続された構造に、一対の制御電極対(G6A,G7A)によって1段の電荷転送構造を電荷転送チャネルに沿って長く構成した、比較例に係る電荷蓄積素子を参考として示す。比較例に係る電荷蓄積素子においては、入力側の受光領域PDから第7電荷転送チャネルR7へ信号電荷を転送すると共に、第7電荷転送チャネルR7中の蓄積電荷容量を増大させ、出力側の第7電荷読出領域FD7への信号電荷の転送を補助する一対の制御電極対(G6A,G7A)を備える構造が示されている。
[0115]
 一対の制御電極対(G6A,G7A)を構成する電界制御電極G6A,G7Aは、第7電荷転送チャネルR7及び第7電荷蓄積領域SD7を挟んで両側に、第7電荷転送チャネルR7から僅かに離間して設けられている。電界制御電極G6A,G7Aのそれぞれは、平面図として矩形状パターンであり、それぞれの矩形状パターンの第7電荷読出領域FD7寄りであって第7電荷蓄積領域SD7に近接する出力側の領域は、n 型の不純物を添加した多結晶シリコン(ドープド・ポリシリコン)で構成された複合構造を構成している。n 型ドープド・ポリシリコン領域で両側を挟まれた第7電荷読出領域FD7寄りの第7電荷蓄積領域SD7のゼロバイアスにおける電位はn 型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して深くなっている。電界制御電極G6A,G7Aの複合構造のそれぞれにおける、n 型ドープド・ポリシリコン領域以外は、p 型ドープド・ポリシリコン領域で構成されている。p 型ドープド・ポリシリコン領域で両側を挟まれた左側寄りの入力側の第7電荷蓄積領域SD7及び第7電荷転送チャネルR7のゼロバイアスにおける電位はp 型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して浅くなっている。
[0116]
<電荷蓄積素子の第3変形例>
 図52に示した1段の電荷転送構造を有する電荷蓄積素子に対し、第7電荷蓄積領域SD7を設けた第3変形例に係る電荷蓄積素子を図53に示す。図53に示すように、一対の拡大電極対(CA71,CA72)と共に、n 型ドープド・ポリシリコンの領域を有する一対の制御電極対(G6A,G7A)を、第7電荷読出領域FD7に部分的に近接配置してもよい。図53の左側に示した一対の制御電極対(G6A,G7A)を構成する電界制御電極G6A,G7Aは、段差形状をなす第7電荷転送チャネルR7と第7電荷蓄積領域SD7の左側の細い部分との接続箇所を挟んで両側に、第7電荷蓄積領域SD7の左側部分から僅かに離間して設けられている。電界制御電極G6A,G7Aのそれぞれは、平面図として矩形状パターンであるが、図52に示した構造よりも小面積であり、第7電荷蓄積領域SD7の左側部分に近接する一部の領域は、n 型ドープド・ポリシリコンで構成された複合構造を構成している。n 型ドープド・ポリシリコン領域で両側を挟まれた第7電荷蓄積領域SD7の左側部分のゼロバイアスにおける電位はn 型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して深くなっている。電界制御電極G6A,G7Aの複合構造のそれぞれにおける、n 型ドープド・ポリシリコン領域以外は、p 型ドープド・ポリシリコン領域で構成されている。p 型ドープド・ポリシリコン領域で両側を挟まれた第7電荷転送チャネルR7のゼロバイアスにおける電位はp 型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して浅くなっている。
[0117]
 既に図46及び図47に示したのと同様に、第7電荷蓄積領域SD7の右側の太い部分に近接する一対の拡大電極対CA71,CA72に印加する電圧を大きくするほど、第7電荷蓄積領域SD7の右側の太い部分における電子に対するポテンシャルの深さを深く制御でき、第7電荷蓄積領域SD7に蓄積される電荷量を増大できる。図53に示すように、電荷蓄積領域SD7の近傍に、一対の拡大電極対CA71,CA72及び一対の制御電極対(G6A,G7A)を構成する電界制御電極G6A,G7Aを対向配置した第3変形例に係る電荷蓄積素子によっても、図33~図44に示した電荷蓄積素子と同様に、電荷の移動経路中の蓄積電荷容量を増大させると共に、電荷読出領域FD1,FD2,FD3,……,FD8への信号電荷の転送を補助できる。
[0118]
<電荷蓄積素子の第4変形例>
 また図54及び図55Aに示すように、一対の拡大電極対(CA71,CA72の下の素子形成層2の上部に、n 型の電荷蓄積促進領域SD71,SD72を表面埋込領域3に接して設けてもよい。図54及び図55A中に例示した、第4変形例に係る電荷蓄積素子の一対の拡大電極対(CA71,CA72)は、第7電荷転送チャネルR7に近接する一部の矩形状領域が、n 型ドープド・ポリシリコンで構成されている。
[0119]
 図54の右側に示した一対の拡大電極対(CA71,CA72)を構成する補助電極CA71,CA72は、第7電荷蓄積領域SD7の右側の部分を挟んで両側に、第7電荷蓄積領域SD7の右側部分から僅かに離間して設けられている。補助電極CA71,CA72のそれぞれは、平面図として矩形状パターンである。補助電極CA71,CA72の第7電荷蓄積領域SD7の右側部分に近接する出力側の一部の領域は、n 型ドープド・ポリシリコンで構成された複合構造を構成している。n 型ドープド・ポリシリコン領域で両側を挟まれた第7電荷蓄積領域SD7の右側部分のゼロバイアスにおける電位はn 型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して深くなっている。補助電極CA71,CA72の複合構造のそれぞれにおける、n 型ドープド・ポリシリコン領域以外は、p 型ドープド・ポリシリコン領域で構成されている。p 型ドープド・ポリシリコン領域で両側を挟まれた第7電荷蓄積領域SD7のゼロバイアスにおける電位はp 型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して浅くなっている。
[0120]
 図55B及び図56中の斜線を付した部分で示すように、第4変形例に係る電荷蓄積素子では、一対の拡大電極対(CA71,CA72)の下にも、電荷蓄積のための電子に対するポテンシャル井戸が形成可能である。図56中には、絶縁膜9と電荷蓄積促進領域SD72の上部との間にΦ1分の電子に対するポテンシャルが深く形成された状態が例示されている。第4変形例に係る電荷蓄積素子によれば、図33~図44に示した電荷蓄積素子の効果に加え、更に電荷蓄積量を増大することができる。
[0121]
<その他の実施形態>
 上記のように、本発明は第1及び第2実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
[0122]
 既に述べた第1及び第2実施形態の説明では、第1導電型をp型、第2導電型をn型として説明したが、第1導電型をn型、第2導電型をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
[0123]
 又、第1及び第2実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向(深さ方向)が、電位(ポテンシャル)の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光電変換素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向(深さ方向)が、電位の負方向として表現される。
[0124]
 又、本発明の電荷輸送路や電荷転送チャネルが定義される半導体領域を構成する半導体材料はシリコン(Si)に限定されるものではない。特に、化合物半導体の場合は化合物半導体の表面と絶縁膜との界面における界面欠陥や界面準位が問題になるので、本発明の横方向の静電誘導効果を用いて半導体中の電位を制御する方式は、界面欠陥や界面準位の影響を回避できるので、III-V族間化合物半導体やII-VI族間化合物半導体等の種々の化合物半導体を用いた光電変換素子や固体撮像装置においても、第1及び第2実施形態で例示的に説明した光電変換素子や固体撮像装置の構造やその技術的思想は、重要な技術となる。
[0125]
 又、8タップ横方向電界制御型の光電変換素子の受光領域が、電荷蓄積素子の受光領域PDとなる場合を多く例示して説明したが、図31に示したように、電荷蓄積素子の入力側に接続される受光領域PDとしては、8タップ横方向電界制御型の光電変換素子に限定されず、1タップ型や5タップ型等、タップ数は任意に変更できる。入力側に接続される受光領域PDが光電変換素子の受光領域である必要はなく、信号電荷を供給可能な領域であれば、他の半導体領域でも構わない。
[0126]
 又、入力側に接続される受光領域PDの形状は正八角形として説明したが、これに限定されず、タップ数等の電荷蓄積素子の仕様に応じて適宜変更してよい。また図1~図56に示した構造を部分的に互いに組み合わせても、本発明に係る光電変換素子を実現できる。以上のとおり、本発明は上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

符号の説明

[0127]
1 半導体基板
2 素子形成層
3,3a 表面埋込領域
5 ピニング層
7 電位丘設定部
9 絶縁膜
13,13a ガイド領域
11 遮蔽板
15 選択回路
17 マイクロレンズ
21 水平シフトレジスタ
22 カラム並列折り返し積分/巡回型A/D変換器
23 垂直シフトレジスタ
24 電荷変調ドライバ
CA11,CA21,CA31,……,CA81 補助電極
CA12,CA22,CA32,……,CA82 補助電極
TX11,TX21,TX31,……,TX81 転送電極
TX12,TX22,TX32,……,TX82 転送電極
TX70 転送電極
FD1~FD8 第1電荷読出領域~第8電荷読出領域
G1~G8 第1電界制御電極~第8電界制御電極
G6A,G7A 電界制御電極
SD1~SD8 第1電荷蓄積領域~第8電荷蓄積領域(電荷排出領域)
SD71,SD72 電荷蓄積促進領域
XD7 電荷蓄積補助領域
RT1~RT8 第1リセットトランジスタ~第8リセットトランジスタ
SEL1~SEL8 第1スイッチングトランジスタ~第8スイッチングトランジスタ
D0,RD1~RD8 電荷排出領域
TD0,TD1~TD8 電荷排出電極
ij 画素
L1~L8 第1電荷読出チャネル~第8電荷読出チャネル
R1~R8 第1電荷転送チャネル~第8電荷転送チャネル

請求の範囲

[請求項1]
 第1導電型の素子形成層と前記素子形成層の上部に埋め込まれた第2導電型の表面埋込領域からなる埋め込みフォトダイオードを含む撮像領域と、
 前記撮像領域の中央部に定義される受光領域を囲む5つ以上の位置に互いに離間して設けられた、前記素子形成層よりも高不純物密度で第2導電型の複数のn個の電荷読出領域と、
 前記受光領域から前記複数の電荷読出領域のそれぞれに独立した経路で至る、複数の第2導電型の電荷転送チャネルと、
 前記受光領域を囲む位置において、前記複数の電荷転送チャネルのそれぞれの両側に対をなして配置された複数の電界制御電極と、
 を備え、前記複数の電界制御電極に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に順次印加し、前記表面埋込領域及び前記複数の電荷転送チャネルの空乏化電位を順次変化させることにより、前記表面埋込領域中で発生した多数キャリアの移動先を前記複数の電荷読出領域のいずれかに順次設定するように制御することを特徴とする光電変換素子。
[請求項2]
 前記複数の電荷転送チャネルと前記電荷読出領域との間に、前記素子形成層よりも高不純物密度で、且つ前記電荷読出領域よりも低不純物密度となる第2導電型の複数の電荷蓄積領域と、
 前記複数の電荷蓄積領域から対応するそれぞれの前記電荷読出領域に至る、複数の第2導電型の電荷読出チャネルと、
 前記複数の電荷読出チャネルのそれぞれに配置された複数の転送電極と
 を更に備え、前記表面埋込領域中で発生した前記多数キャリアの移動先を前記複数の電荷蓄積領域のいずれかに順次設定し、前記複数の転送電極に対しては、前記複数の電荷蓄積領域から対応する前記電荷読出領域へ前記多数キャリアを転送する電荷転送パルスを一斉に印加することを特徴とする請求項1に記載の光電変換素子。
[請求項3]
 前記複数の転送電極は、前記複数の電荷読出チャネルのそれぞれの両側に対をなして配置されて横方向電界制御を行うことを特徴とする請求項2に記載の光電変換素子。
[請求項4]
 前記複数の電荷読出領域の配置トポロジーは、前記受光領域の中心位置に関してn回転対称であることを特徴とする請求項1~3のいずれか一項に記載の光電変換素子。
[請求項5]
 前記複数の電荷読出領域のうち(n-1)個の前記電荷読出領域のそれぞれは、前記表面埋込領域中で発生した前記多数キャリアを信号電荷として読出し、
 残る1個の前記電荷読出領域は、背景光により前記表面埋込領域中で発生した背景光電荷を排出することを特徴とする請求項1~3のいずれか一項に記載の光電変換素子。
[請求項6]
 前記複数の電荷読出領域のそれぞれから離間し、前記受光領域を囲む位置に配置された、前記素子形成層よりも高不純物密度で第2導電型の電荷排出領域を更に備え、
 前記n個の電荷読出領域のそれぞれが、前記表面埋込領域中で発生した多数キャリアを信号電荷として読出すことを特徴とする請求項1~3のいずれか一項に記載の光電変換素子。
[請求項7]
 前記受光領域の中央に、前記表面埋込領域に囲まれた第1導電型の電位丘設定部を更に備えることを特徴とする請求項1~6のいずれか1項に記載の光電変換素子。
[請求項8]
 前記受光領域が、前記表面埋込領域の周囲を囲むように設けられた、前記表面埋込領域より高不純物密度の第2導電型のガイド領域を更に備えることを特徴とする請求項1~6のいずれか1項に記載の光電変換素子。
[請求項9]
 前記複数の電荷蓄積領域と、
 前記電界制御電極に隣接し、前記電荷転送チャネルよりも出力側に位置して、前記電荷蓄積領域の両側に対をなして対向配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御する補助電極と、を更に備え、
 前記補助電極に印加する電圧により、前記電荷蓄積領域に蓄積される信号電荷の量を拡大することを特徴とする請求項1~8のいずれか1項に記載の光電変換素子。
[請求項10]
 前記補助電極が第1導電型の多結晶シリコン膜からなる領域と第2導電型の多結晶シリコン膜からなる領域とに区分されていることを特徴とする請求項9に記載の光電変換素子。
[請求項11]
 前記第2導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の出力側の前記電荷蓄積領域に近接する位置に配置されていることを特徴とする請求項10に記載の光電変換素子。
[請求項12]
 前記電界制御電極が第1導電型の多結晶シリコン膜からなる領域と第2導電型の多結晶シリコン膜からなる領域とに区分され、
 前記電界制御電極の第2導電型の多結晶シリコン膜からなる領域が、前記電荷転送チャネルの入力側から離れた方向の位置に配置されていることを特徴とする請求項1~11のいずれか1項に記載の光電変換素子。
[請求項13]
 第2導電型で、前記電荷蓄積領域よりも高不純物密度の電荷蓄積促進領域が、前記電荷蓄積領域の出力側において、前記補助電極の下方の前記素子形成層の上部の一部に、絶縁膜を介して配置されていることを特徴とする請求項9に記載の光電変換素子。
[請求項14]
 前記電界制御電極は、第1導電型の多結晶シリコン膜からなる領域と第2導電型の多結晶シリコン膜からなる領域とに区分され、前記電荷蓄積領域の両側に対称に配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御し、
 前記第1導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の入力側に定義される電荷転送チャネルの両側に対をなして対向配置され、前記電荷転送チャネルの空乏化電位を横方向静電誘導効果で制御して、前記表面埋込領域から信号電荷を前記電荷蓄積領域に導入する電界制御電極として機能し、 前記第2導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の出力側の前記電荷蓄積領域に近接する位置に配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御することにより、前記電荷蓄積領域に蓄積される信号電荷の量を拡大することを特徴とする請求項9に記載の光電変換素子。
[請求項15]
 第1導電型の素子形成層と前記素子形成層の上部に埋め込まれた第2導電型の表面埋込領域からなる埋め込みフォトダイオードを含む撮像領域と、
 前記撮像領域の中央部に定義される受光領域を囲む5つ以上の位置に互いに離間して設けられた、前記素子形成層よりも高不純物密度で第2導電型の複数のn個の電荷読出領域と、
 前記受光領域から前記複数の電荷読出領域のそれぞれに独立した経路で至る、複数の第2導電型の電荷転送チャネルと、
 前記受光領域を囲む位置において、前記複数の電荷転送チャネルのそれぞれの両側に対をなして配置された複数の電界制御電極と、
 を備える画素の複数個が同一半導体チップ上に配列され、
 前記画素のそれぞれにおいて、前記複数の電界制御電極に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に順次印加し、前記表面埋込領域及び前記複数の電荷転送チャネルの空乏化電位を順次変化させることにより、前記表面埋込領域中で発生した多数キャリアの移動先を前記複数の電荷読出領域のいずれかに順次設定するように制御することを特徴とする固体撮像装置。
[請求項16]
 前記画素のそれぞれにおいて、
 前記複数の電荷転送チャネルと前記電荷読出領域との間に、前記素子形成層よりも高不純物密度で、且つ前記電荷読出領域よりも低不純物密度となる第2導電型の複数の電荷蓄積領域と、
 前記複数の電荷蓄積領域から対応するそれぞれの前記電荷読出領域に至る、複数の第2導電型の電荷読出チャネルと、
 前記複数の電荷読出チャネルのそれぞれに配置された複数の転送電極と
 を更に備え、前記表面埋込領域中で発生した前記多数キャリアの移動先を前記複数の電荷蓄積領域のいずれかに順次設定し、前記複数の転送電極に対しては、前記複数の電荷蓄積領域から対応する前記電荷読出領域へ前記多数キャリアを転送する電荷転送パルスを一斉に印加することを特徴とする請求項15に記載の固体撮像装置。
[請求項17]
 前記画素のそれぞれにおいて、
 前記複数の転送電極は、前記複数の電荷読出チャネルのそれぞれの両側に対をなして配置されて横方向電界制御を行うことを特徴とする請求項16に記載の固体撮像装置。
[請求項18]
 前記画素を構成する前記複数の電荷読出領域の配置トポロジーは、前記受光領域の中心位置に関してn回転対称であることを特徴とする請求項15~17のいずれか1項に記載の固体撮像装置。
[請求項19]
 前記画素のそれぞれにおいて、
 前記複数の電荷読出領域のうち(n-1)個の前記電荷読出領域のそれぞれは、前記表面埋込領域中で発生した多数キャリアを信号電荷として読出し、
 残る1個の前記電荷読出領域は、背景光により前記表面埋込領域中で発生した背景光電荷を排出することを特徴とする請求項15~17のいずれか1項に記載の固体撮像装置。
[請求項20]
 前記画素のそれぞれにおいて、
 前記複数の電荷読出領域のそれぞれから離間し、前記受光領域を囲む位置に配置された、前記素子形成層よりも高不純物密度で第2導電型の電荷排出領域を更に備え、
 前記n個の電荷読出領域のそれぞれが、前記表面埋込領域中で発生した多数キャリアを信号電荷として読出すことを特徴とする請求項15~17のいずれか1項に記載の固体撮像装置。
[請求項21]
 前記複数の電荷蓄積領域と、
 前記電界制御電極に隣接し、前記電荷転送チャネルよりも出力側に位置して、前記電荷蓄積領域の両側に対をなして対向配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御する補助電極と、を更に備え、
 前記補助電極に印加する電圧により、前記電荷蓄積領域に蓄積される信号電荷の量を拡大することを特徴とする請求項15~20のいずれか1項に記載の固体撮像装置。
[請求項22]
 前記補助電極が第1導電型の多結晶シリコン膜からなる領域と第2導電型の多結晶シリコン膜からなる領域とに区分されていることを特徴とする請求項21に記載の固体撮像装置。
[請求項23]
 前記第2導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の出力側の前記電荷蓄積領域に近接する位置に配置されていることを特徴とする請求項22に記載の固体撮像装置。
[請求項24]
 前記電界制御電極が第1導電型の多結晶シリコン膜からなる領域と第2導電型の多結晶シリコン膜からなる領域とに区分され、
 前記電界制御電極の第2導電型の多結晶シリコン膜からなる領域が、前記電荷転送チャネルの入力側から離れた方向の位置に配置されていることを特徴とする請求項15~23のいずれか1項に記載の固体撮像装置。
[請求項25]
 第2導電型で、前記電荷蓄積領域よりも高不純物密度の電荷蓄積促進領域が、前記電荷蓄積領域の出力側において、前記補助電極の下方の前記素子形成層の上部の一部に、絶縁膜を介して配置されていることを特徴とする請求項21に記載の固体撮像装置。
[請求項26]
 前記電界制御電極は、第1導電型の多結晶シリコン膜からなる領域と第2導電型の多結晶シリコン膜からなる領域とに区分され、前記電荷蓄積領域の両側に対称に配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御し、
 前記第1導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の入力側に定義される電荷転送チャネルの両側に対をなして対向配置され、前記電荷転送チャネルの空乏化電位を横方向静電誘導効果で制御して、前記表面埋込領域から信号電荷を前記電荷蓄積領域に導入する電界制御電極として機能し、 前記第2導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の出力側の前記電荷蓄積領域に近接する位置に配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御することにより、前記電荷蓄積領域に蓄積される信号電荷の量を拡大することを特徴とする請求項21に記載の固体撮像装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17A]

[ 図 17B]

[ 図 18A]

[ 図 18B]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25A]

[ 図 25B]

[ 図 25C]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]

[ 図 31]

[ 図 32]

[ 図 33]

[ 図 34]

[ 図 35]

[ 図 36]

[ 図 37]

[ 図 38]

[ 図 39]

[ 図 40]

[ 図 41]

[ 図 42]

[ 図 43]

[ 図 44]

[ 図 45]

[ 図 46]

[ 図 47]

[ 図 48]

[ 図 49]

[ 図 50]

[ 図 51]

[ 図 52]

[ 図 53]

[ 図 54]

[ 図 55A]

[ 図 55B]

[ 図 56]