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1. (WO2018036475) CLOCK VOLTAGE STEP-UP CIRCUIT
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Pub. No.: WO/2018/036475 International Application No.: PCT/CN2017/098473
Publication Date: 01.03.2018 International Filing Date: 22.08.2017
IPC:
H03K 17/00 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
17
Electronic switching or gating, i.e. not by contact-making and -breaking
Applicants:
无锡华润上华科技有限公司 CSMC TECHNOLOGIES FAB2 CO., LTD. [CN/CN]; 中国江苏省无锡市 新区新洲路8号 No.8 Xinzhou Road, New District Wuxi, Jiangsu 214028, CN
Inventors:
骆川 LUO, Chuan; CN
Agent:
广州华进联合专利商标代理有限公司 ADVANCE CHINA IP LAW OFFICE; 中国广东省广州市 天河区花城大道85号3901房 Room 3901 No.85 Huacheng Avenue, Tianhe District Guangzhou, Guangdong 510623, CN
Priority Data:
201610743269.826.08.2016CN
Title (EN) CLOCK VOLTAGE STEP-UP CIRCUIT
(FR) CIRCUIT ÉLÉVATEUR DE TENSION D'HORLOGE
(ZH) 时钟电压提升电路
Abstract:
(EN) A clock voltage step-up circuit comprises a first inverter, a second inverter, a third inverter, a PMOS transistor, and a bootstrap capacitor. An input end of the first inverter is used for inputting a first clock signal. An input end of the second inverter is connected to an output end of the first inverter, and an output end of the second inverter outputs a first control signal used for controlling a sampling switch; and after the first control signal passes through a fourth inverter, a fifth inverter and a six inverter, a second control signal used for controlling the sampling switch is generated. An input end of the third inverter is connected to a second clock signal, and the first clock signals and the second clock signals are a set of clock signals, every two of which are not overlapped. A gate end of the PMOS transistor is connected to a drain end of the PMOS transistor, and a source end of the PMOS transistor is used for being connected to a power supply. One end of the bootstrap capacitor is connected to an output end of the third inverter, and the other end of the bootstrap capacitor is connected to the drain end of the PMOS transistor and is connected to the second inverter, so as to step up a voltage of the first control signal.
(FR) Cette invention concerne un circuit élévateur de tension d'horloge, comprenant un premier onduleur, un deuxième onduleur, un troisième onduleur, un transistor MOS à canal p et un condensateur auto-élévateur. Une extrémité d'entrée du premier onduleur est utilisée pour entrer un premier signal d'horloge. Une extrémité d'entrée du deuxième onduleur est connectée à une extrémité de sortie du premier onduleur, et une extrémité de sortie du deuxième onduleur délivre un premier signal de commande utilisé pour commander un commutateur d'échantillonnage; et après que le premier signal de commande passe à travers un quatrième onduleur, un cinquième onduleur et un sixième onduleur, un second signal de commande utilisé pour commander le commutateur d'échantillonnage est généré. Une extrémité d'entrée du troisième onduleur est connectée à un second signal d'horloge, et les premiers signaux d'horloge et les seconds signaux d'horloge forment un ensemble de signaux d'horloge qui ne chevauchent pas deux par deux. Une extrémité de grille du transistor MOS à canal p est connectée à une extrémité de drain du transistor MOS à canal p, et une extrémité de source du transistor MOS à canal p est utilisée pour être connectée à une alimentation électrique. Une extrémité du condensateur auto-élévateur est connectée à une extrémité de sortie du troisième onduleur, et l'autre extrémité du condensateur auto-élévateur est connectée à l'extrémité de drain du transistor MOS à canal p et elle est connectée au deuxième onduleur, de manière à élever une tension du premier signal de commande.
(ZH) 一种时钟电压提升电路,包括:第一反相器,第一反相器的输入端用于输入第一时钟信号;第二反相器,第二反相器的输入端连接到所述第一反相器的输出端,第二反相器的输出端输出用于控制采样开关的第一控制信号,第一时钟信号经过第四反相器、第五反相器和第六反相器后产生用于控制所述采样开关的第二控制信号;第三反相器,第三反相器的输入端连接第二时钟信号,第一时钟信号和所述第二时钟信号为一组两相不交叠的时钟信号;以及PMOS晶体管,PMOS晶体管的栅端连接到自身的漏端,源端用于连接电源;以及自举电容,自举电容的一端连接到所述第三反相器的输出端,另一端连接到所述PMOS晶体管的漏端且连接所述第二反相器,以提升所述第一控制信号的电压。
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Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)