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1. (WO2018034682) APPARATUSES, METHODS, AND SYSTEMS FOR NEURAL NETWORKS
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Pub. No.: WO/2018/034682 International Application No.: PCT/US2016/053980
Publication Date: 22.02.2018 International Filing Date: 27.09.2016
IPC:
G06N 3/02 (2006.01) ,G06N 3/06 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: VENKATARAMANI, Swagath; IN
DAS, Dipankar; IN
RANJAN, Ashish; US
BANERJEE, Subarno; IN
AVANCHA, Sasikanth; IN
JAGANNATHAN, Ashok; IN
DURG, Ajaya V.; US
NAGARAJ, Dheemanth; IN
KAUL, Bharat; IN
RAGHUNATHAN, Anand; US
Agent: SIMMONS, Scott, A.; US
Priority Data:
20164102775113.08.2016IN
Title (EN) APPARATUSES, METHODS, AND SYSTEMS FOR NEURAL NETWORKS
(FR) APPAREILS, PROCÉDÉS ET SYSTÈMES POUR DES RÉSEAUX NEURONAUX
Abstract: front page image
(EN) Methods and apparatuses relating to processing neural networks are described. In one embodiment, an apparatus to process a neural network includes a plurality of fully connected layer chips coupled by an interconnect; a plurality of convolutional layer chips each coupled by an interconnect to a respective fully connected layer chip of the plurality of fully connected layer chips and each of the plurality of fully connected layer chips and the plurality of convolutional layer chips including an interconnect to couple each of a forward propagation compute intensive tile, a back propagation compute intensive tile, and a weight gradient compute intensive tile of a column of compute intensive tiles between a first memory intensive tile and a second memory intensive tile.
(FR) La présente invention concerne des procédés et des appareils ayant trait au traitement de réseaux neuronaux. Dans un mode de réalisation, un appareil pour traiter un réseau neuronal comprend : une pluralité de puces de couche entièrement connectées couplées par une interconnexion ; une pluralité de puces de couche de convolution couplées chacune par une interconnexion à une puce de couche entièrement connectée respective de la pluralité des puces de couche entièrement connectées, chaque puce de la pluralité des puces de couche entièrement connectées et de la pluralité des puces de couche de convolution comprenant une interconnexion pour coupler chaque pavé intensif de calcul de propagation vers l’avant, chaque pavé intensif de calcul de propagation vers l’arrière et chaque pavé intensif de calcul de gradient de pondération d’une colonne de pavés intensifs de calcul entre un premier pavé intensif de mémoire et un second pavé intensif de mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)