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1. (WO2018034679) METHOD AND APPARATUS FOR POWER REDUCTION IN A MULTI-THREADED MODE
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Pub. No.: WO/2018/034679 International Application No.: PCT/US2016/052892
Publication Date: 22.02.2018 International Filing Date: 21.09.2016
IPC:
G06F 12/02 (2006.01) ,G06F 9/30 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
02
Addressing or allocation; Relocation
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
Applicants:
ADVANCED MICRO DEVICES, INC.; 2485 Augustine Drive Santa Clara, California 95054, US
Inventors:
BYBELL, Anthony J.; US
Agent:
HEAVENER, Ryan F.; US
Priority Data:
15/238,92017.08.2016US
Title (EN) METHOD AND APPARATUS FOR POWER REDUCTION IN A MULTI-THREADED MODE
(FR) PROCÉDÉ ET APPAREIL DE RÉDUCTION DE PUISSANCE EN MODE MULTIFILIÈRE
Abstract:
(EN) A method and apparatus for reducing dynamic power consumption in a multi-thread content-addressable memory is described. The apparatus includes a first input configured to receive a first virtual address corresponding to a first thread, a second input configured to receive a second virtual address corresponding to a second thread, a register bank including a plurality of registers each configured to store a binary word mapped to one of a plurality of physical addresses, a first comparator bank including a first plurality of comparators each coupled to an associated register of the plurality of registers in a fully-associative configuration, and a second comparator bank including a second plurality of comparators each coupled to an associated register of the plurality of registers in a fully-associative configuration. An input virtual address to each comparator bank maintains its previous value for when a corresponding thread is not selected.
(FR) L'invention concerne un procédé et un appareil permettant de réduire la consommation de puissance dynamique dans une mémoire adressable par un contenu multifilière. L'appareil comprend une première entrée configurée pour recevoir une première adresse virtuelle correspondant à un premier fil, une seconde entrée configurée pour recevoir une seconde adresse virtuelle correspondant à un second fil, une banque de registres comprenant une pluralité de registres configurés chacun pour mémoriser un mot binaire mis en correspondance avec une adresse physique parmi une pluralité d'adresses physiques, une première banque de comparateurs comprenant une première pluralité de comparateurs couplés chacun à un registre associé de la pluralité de registres dans une configuration entièrement associative, et une seconde banque de comparateurs comprenant une seconde pluralité de comparateurs couplés chacun à un registre associé de la pluralité de registres dans une configuration entièrement associative. Une adresse virtuelle d'entrée vers chaque banque de comparateurs conserve sa valeur précédente pour les situations dans lesquelles un fil correspondant n'est pas sélectionné.
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Publication Language: English (EN)
Filing Language: English (EN)