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1. (WO2018032960) ARRAY SUBSTRATE AND DISPLAY PANEL
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Pub. No.:    WO/2018/032960    International Application No.:    PCT/CN2017/095198
Publication Date: 22.02.2018 International Filing Date: 31.07.2017
IPC:
G09G 3/36 (2006.01), G11C 19/28 (2006.01)
Applicants: BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No. 10 Jiuxianqiao Road, Chaoyang District Beijing 100015 (CN).
BEIJING BOE DISPLAY TECHNOLOGY CO., LTD. [CN/CN]; No. 118, Jinghaiyilu, BDA Beijing 100176 (CN)
Inventors: WANG, Zheng; (CN)
Agent: CHINA PATENT AGENT (H.K.) LTD.; 22/F, Great Eagle Centre 23 Harbour Road, Wanchai Hong Kong (CN)
Priority Data:
201610681210.0 17.08.2016 CN
Title (EN) ARRAY SUBSTRATE AND DISPLAY PANEL
(FR) SUBSTRAT MATRICIEL ET PANNEAU D'AFFICHAGE
(ZH) 一种阵列基板及显示面板
Abstract: front page image
(EN)An array substrate and a display panel, the array substrate comprising shift registers (Gn) corresponding to each gate line. A transistor, in shift registers of various stages, connected with a corresponding-stage gate line (gate n) and next-stage gate line (gate n+1) is a first transistor (M9); a signal line, among a plurality of signal lines connected with the shift registers (Gn), connected with the first transistor (M9), is a first signal line (VSS); the first transistor (M9) and the signal line connected with the first transistor (M9) are arranged in a display area (10). The width of a frame area (20) can be reduced without complicating wiring layout design of the array substrate.
(FR)La présente invention concerne un substrat matriciel et un panneau d'affichage, le substrat matriciel comprenant des registres à décalage (Gn) correspondant à chaque ligne de grille. Un transistor, dans des registres à décalage de divers étages, connecté à une ligne de grille d'étage correspondant (grille n) et à une ligne de grille d'étage suivant (grille n +1) est un premier transistor (M9) ; une ligne de signal, parmi une pluralité de lignes de signal connectées aux registres à décalage (Gn), connectée au premier transistor (M9), est une première ligne de signal (VSS) ; le premier transistor (M9) et la ligne de signal connectée au premier transistor (M9) sont agencés dans une zone d'affichage (10). La largeur d'une zone de trame (20) peut être réduite sans compliquer la conception de configuration de câblage du substrat matriciel.
(ZH)一种阵列基板及显示面板,阵列基板包括与各条栅线对应的移位寄存器(Gn)。各级移位寄存器中与对应级栅线(gate n)以及与下一级栅线(gate n+1)连接的晶体管为第一晶体管(M9),与移位寄存器(Gn)连接的多条信号线中的与第一晶体管(M9)连接的信号线为第一信号线(VSS),将第一晶体管(M9)以及与第一晶体管(M9)连接的信号线设置在显示区域(10),可以实现降低边框区域(20)的宽度,而不会使阵列基板布线版图设计复杂。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)