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Pub. No.:    WO/2018/029965    International Application No.:    PCT/JP2017/021289
Publication Date: 15.02.2018 International Filing Date: 08.06.2017
H01L 27/088 (2006.01), H01L 21/8234 (2006.01), H01L 27/146 (2006.01), H04N 5/374 (2011.01)
Applicants: SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku, Tokyo 1080075 (JP)
Inventors: OGITA, Tomoharu; (JP)
Agent: MARUSHIMA, Toshikazu; (JP)
Priority Data:
2016-157080 10.08.2016 JP
(JA) 半導体集積回路
Abstract: front page image
(EN)The present invention suppresses a leak current in a semiconductor integrated circuit wherein a plurality of semiconductor substrates are laminated via a silicon through via. One of a P-type impurity and an N-type impurity is injected into a silicon substrate up to a predetermined concentration. In a plurality of channels, the other one of the P-type impurity and the N-type impurity is injected into one silicon substrate surface up to a concentration higher than the predetermined concentration. Electrodes are formed in the channels, respectively. In a well layer, the impurity same as that injected into the silicon substrate is injected between the other silicon substrate surface and the channels up to a concentration higher than the predetermined concentration.
(FR)La présente invention permet de supprimer un courant de fuite dans un circuit intégré à semi-conducteur dans lequel une pluralité de substrats semi-conducteurs sont stratifiés par le biais d'un trou d'interconnexion traversant le silicium. Une impureté de type P ou une impureté de type N est injectée dans un substrat de silicium à une concentration prédéterminée. Dans une pluralité de canaux, l'autre impureté parmi l'impureté de type P ou l'impureté de type N est injectée dans une surface de substrat de silicium à une concentration supérieure à la concentration prédéterminée. Des électrodes sont formées dans les canaux, respectivement. Dans une couche de puits, l'impureté identique à l'impureté injectée dans le substrat de silicium est injectée entre l'autre surface du substrat de silicium et les canaux à une concentration supérieure à la concentration prédéterminée.
(JA)シリコン貫通ビアを介して複数の半導体基板が積層された半導体集積回路において、リーク電流を抑制する。 シリコン基板には、P型不純物およびN型不純物のうち一方が所定濃度まで注入される。複数のチャネルには、シリコン基板の一方の面においてP型不純物およびN型不純物のうち他方が所定濃度より多く注入される。電極は、複数のチャネルのそれぞれに形成される。ウェル層には、シリコン基板の他方の面と前記複数のチャネルとの間においてシリコン基板と同一の不純物が所定濃度より多く注入される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)