Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2018026560) BINARY NEURAL NETWORKS ON PROGAMMABLE INTEGRATED CIRCUITS
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2018/026560 International Application No.: PCT/US2017/043515
Publication Date: 08.02.2018 International Filing Date: 24.07.2017
Chapter 2 Demand Filed: 13.02.2018
IPC:
G06N 3/063 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
N
COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3
Computer systems based on biological models
02
using neural network models
06
Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
063
using electronic means
Applicants:
XILINX, INC. [US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124, US
Inventors:
UMUROGLU, Yaman; US
BLOTT, Michaela; US
Agent:
PARANDOOSH, David A; US
PARANDOOSH, David, A.; US
HSU, Frederick; US
Priority Data:
15/230,16405.08.2016US
Title (EN) BINARY NEURAL NETWORKS ON PROGAMMABLE INTEGRATED CIRCUITS
(FR) RÉSEAUX NEURONAUX BINAIRES SUR DES CIRCUITS INTÉGRÉS PROGRAMMABLES
Abstract:
(EN) In an example, a circuit of a neural network implemented in an integrated circuit (IC) includes a layer (120) of hardware neurons (124), the layer including a plurality of inputs, a plurality of outputs, a plurality of weights, and a plurality of threshold values, each of the hardware neurons including: a logic circuit (302) having inputs that receive first logic signals from at least a portion of the plurality of inputs and outputs that supply second logic signals corresponding to an exclusive NOR (XNOR) of the first logic signals and at least a portion of the plurality of weights; a counter circuit (304) having inputs that receive the second logic signals and an output that supplies a count signal indicative of the number of the second logic signals having a predefined logic state; and a compare circuit (306) having an input that receives the count signal and an output that supplies a logic signal having a logic state indicative of a comparison between the count signal and a threshold value of the plurality of threshold values; wherein the logic signal output by the compare circuit of each of the hardware neurons is provided as a respective one of the plurality of outputs.
(FR) La présente invention porte, dans un exemple, sur un circuit d'un réseau neuronal mis en œuvre dans un circuit intégré (IC pour Integrated Circuit) qui comprend une couche (120) de neurones matériels (124), la couche comprenant une pluralité d'entrées, une pluralité de sorties, une pluralité de poids et une pluralité de valeurs de seuil, chaque neurone matériel comprenant : un circuit logique (302) ayant des entrées qui reçoivent des premiers signaux logiques en provenance d'au moins une partie de la pluralité d'entrées, et des sorties qui fournissent des seconds signaux logiques correspondant à un NON-OU exclusif (XNOR) des premiers signaux logiques et d'au moins une partie de la pluralité de poids ; un circuit de compteur (304) ayant des entrées qui reçoivent les seconds signaux logiques et une sortie qui fournit un signal de comptage indiquant le nombre de seconds signaux logiques ayant un état logique prédéfini ; et un circuit de comparaison (306) ayant une entrée qui reçoit le signal de comptage, et une sortie qui fournit un signal logique ayant un état logique indiquant une comparaison entre le signal de comptage et une valeur de seuil de la pluralité de valeurs de seuil ; le signal logique transmis par le circuit de comparaison de chaque neurone matériel étant fourni sous la forme d'une sortie respective parmi la pluralité de sorties.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)