Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2018022678) LEVEL SHIFTER
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2018/022678 International Application No.: PCT/US2017/043825
Publication Date: 01.02.2018 International Filing Date: 26.07.2017
H03K 19/0185 (2006.01)
Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Coupling arrangements; Interface arrangements
using field-effect transistors only
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
ZHANG, Zhiqing; US
YUNG, Chi Fan; US
DUNCAN, Joseph; US
ROBERTS, Steven E.; US
READ, Randol W.; US
HAMMACK, Marcus W.; US
Priority Data:
(EN) Certain aspects of the present disclosure provide methods and apparatus for level shifting an input signal ranging between certain voltage levels to generate an output signal ranging between other voltage levels with low power, high speed, and immunity to noise. One example level-shifting circuit generally includes a node for receiving an input signal ranging between a first voltage level and a second voltage level, a first circuit path coupled to the node and configured to level shift the input signal to generate an output signal ranging between a third voltage level and a fourth voltage level, a pulse generator coupled to the node and configured to generate a pulse based on a transition in the input signal between the first and second voltage levels, and a second circuit path connected in parallel with the first path and configured to temporarily short the first path based on the generated pulse.
(FR) Selon certains aspects, la présente invention concerne des procédés et un appareil de décalage de niveau d'un signal d'entrée compris entre certains niveaux de tension, pour générer un signal de sortie compris entre d'autres niveaux de tension, présentant une faible puissance, une vitesse élevée et une immunité au bruit. Un circuit de décalage de niveau cité en exemple comprend généralement un nœud recevant un signal d'entrée compris entre un premier niveau de tension et un deuxième niveau de tension, un premier trajet de circuit couplé au nœud et configuré pour décaler le signal d'entrée pour générer un signal de sortie compris entre un troisième niveau de tension et un quatrième niveau de tension, un générateur d'impulsions couplé au nœud et configuré pour générer une impulsion sur la base d'une transition entre le premier et le deuxième niveau de tension dans le signal d'entrée, et un second trajet de circuit connecté en parallèle au premier trajet et configuré pour court-circuiter temporairement le premier trajet sur la base de l'impulsion générée.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)