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1. (WO2018021003) ACTIVE SNUBBER CIRCUIT
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Pub. No.:    WO/2018/021003    International Application No.:    PCT/JP2017/025168
Publication Date: 01.02.2018 International Filing Date: 10.07.2017
IPC:
H02M 3/155 (2006.01), H02M 1/34 (2007.01)
Applicants: FDK CORPORATION [JP/JP]; 1-6-41 Konan, Minato-ku, Tokyo 1088212 (JP)
Inventors: HAMADA Kenji; (JP).
FUKUI Norio; (JP)
Agent: NAGATO, Kanji; (JP)
Priority Data:
2016-148539 28.07.2016 JP
Title (EN) ACTIVE SNUBBER CIRCUIT
(FR) CIRCUIT D'AMORTISSEMENT ACTIF
(JA) アクティブスナバ回路
Abstract: front page image
(EN)This active snubber circuit 10 is provided with: a snubber circuit 11 that is connected in parallel to a switching element Q1, and that absorbs surge voltage that occurs during switching of the switching element Q1; a differentiation circuit 12 that differentiates the output voltage of the switching element Q1; and a switching circuit 13 that includes a transistor Q2 that is on when the output voltage of the differentiation circuit 12 is a threshold voltage Vth or greater, and configures a parallel connection of the snubber circuit 11 to the switching element Q1 only when the transistor Q2 is on.
(FR)La présente invention concerne un circuit d'amortissement actif (10) qui est pourvu : d'un circuit d'amortissement (11) connecté en parallèle à un élément de commutation (Q1) et qui amortit la surtension qui se produit pendant la commutation de l'élément de commutation (Q1) ; d'un circuit de différenciation (12) qui différencie la tension de sortie de l'élément de commutation (Q1) ; d'un circuit de commutation (13) qui comprend un transistor (Q2) qui est sous tension lorsque la tension de sortie du circuit de différenciation (12) est une Tième tension de seuil ou supérieure, et qui configure une connexion parallèle du circuit d'amortissement (11) à l'élément de commutation (Q1) uniquement lorsque le transistor (Q2) est sous tension.
(JA)本発明のアクティブスナバ回路10は、スイッチング素子Q1に並列に接続され、スイッチング素子Q1のスイッチング時に生ずるサージ電圧を吸収するスナバ回路11と、スイッチング素子Q1の出力電圧を微分する微分回路12と、微分回路12の出力電圧が閾値電圧Vth以上である間はオンするトランジスタQ2を含み、トランジスタQ2がオンしている間のみ、スイッチング素子Q1に対するスナバ回路11の並列接続を構成するスイッチ回路13と、を備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)