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1. (WO2018018874) DATA CACHE PROCESSING METHOD AND DATA PROCESSING SYSTEM FOR 4R4W FULLY-SHARED PACKET
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Pub. No.: WO/2018/018874 International Application No.: PCT/CN2017/073642
Publication Date: 01.02.2018 International Filing Date: 15.02.2017
IPC:
H04L 12/933 (2013.01) ,H04L 12/861 (2013.01)
Applicants: CENTEC NETWORKS (SU ZHOU) CO., LTD.[CN/CN]; Suite 4F-13/16, Building B, No.5 Xing Han Street, Industrial Park Suzhou, Jiangsu 215021, CN
Inventors: XU, Jun; CN
XIA, Jie; CN
ZHENG, Xiaoyang; CN
Agent: SUZHOU WISPRO INTELLECTUAL PROPERTY AGENCY; Anne XIE Apt 506, Building 99, 999 Xinghu Street, Suzhou Industrial Park Suzhou, Jiangsu 215028, CN
Priority Data:
201610605130.728.07.2016CN
Title (EN) DATA CACHE PROCESSING METHOD AND DATA PROCESSING SYSTEM FOR 4R4W FULLY-SHARED PACKET
(FR) PROCÉDÉ DE TRAITEMENT DE MÉMOIRE CACHE DE DONNÉES ET SYSTÈME DE TRAITEMENT DE DONNÉES DESTINÉS À UN PAQUET ENTIÈREMENT PARTAGÉ 4R4W
(ZH) 4R4W全共享报文的数据缓存处理方法及数据处理系统
Abstract: front page image
(EN) A data cache processing method and a processing system for a 4R4W fully-shared packet provided in the present invention. The method comprises: assembling two 2R1W memories in parallel and splicing the two 2R1W memories in parallel into one Bank storage unit; forming a hardware framework of a 4R4W memory directly based on four Bank storage units; in a clock period, when data is written into the 4R4W memory through four write ports, if the size of the data is less than or equal to the bit width of the 2R1W memory, writing the data into different Banks, and at the same time, replicating the written data, and respectively writing the data into two 2R1W memories of each Bank; and if the size of the data is greater than the bit width of the 2R1W memory, waiting for a second clock period, and when the second clock period arrives, respectively writing the data into different Banks, and at the same time, respectively writing high bits and low bits of each piece of written data into two 2R1W memories of each Bank storage unit. The present invention has a lower power consumption and a higher processing speed, and saves more resources or area, and the implementation is simple.
(FR) La présente invention porte sur un procédé de traitement de mémoire cache de données et sur un système de traitement destinés à un paquet entièrement partagé 4R4W. Le procédé consiste : à assembler en parallèle deux mémoires 2R1W et à épisser en parallèle deux mémoires 2R1W dans une unité de bloc de stockage ; à former un cadre matériel d'une mémoire 4R4W directement sur la base de quatre unités de bloc de stockage ; dans une période d'horloge, lorsque les données sont écrites dans la mémoire 4R4W par l'intermédiaire de quatre ports d'écriture, si la taille des données est inférieure ou égale à la largeur de bit de la mémoire 2R1W, à écrire les données dans des blocs différents, et en même temps, à reproduire les données écrites, et à écrire respectivement les données dans deux mémoires 2R1W de chaque bloc ; et si la taille des données est supérieure à la largeur de bit de la mémoire 2R1W, à attendre une seconde période d'horloge, et lorsque la seconde période d'horloge survient, à écrire respectivement les données dans des blocs différents, et en même temps, à écrire respectivement des bits élevés et des bits faibles de chaque donnée écrite dans deux mémoires 2R1W de chaque unité de bloc de stockage. La présente invention a une faible consommation d'énergie et une vitesse de traitement plus élevée, et économise davantage de ressources ou de surface, et la mise en œuvre est simple.
(ZH) 本发明提供的一种4R4W全共享报文的数据缓存处理方法及处理系统,所述方法包括:将2个2R1W存储器并行拼装为一个Bank存储单元;直接基于4个所述Bank存储单元形成4R4W存储器的硬件框架;一个时钟周期下,当数据通过4个写端口写入到4R4W存储器时,若数据的大小小于等于所述2R1W存储器的位宽,则将数据分别写入不同Bank中,同时,对写入的数据进行复制,分别写入至每个Bank的2个2R1W存储器中;若数据的大小大于所述2R1W存储器的位宽,则等待第二个时钟周期,当第二个时钟周期到来时,将数据分别写入不同Bank中,同时,将每个写入数据的高低位分别写入至每个Bank存储单元的2个2R1W存储器中。本发明具有更低的功耗,更快的处理速度,以及节省更多的资源或面积,实现简单。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)