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1. (WO2018018356) POLYCRYSTALLINE SILICON THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME, AND DISPLAY APPARATUS
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Pub. No.: WO/2018/018356 International Application No.: PCT/CN2016/091533
Publication Date: 01.02.2018 International Filing Date: 25.07.2016
IPC:
H01L 29/786 (2006.01) ,H01L 21/336 (2006.01)
Applicants: BOE TECHNOLOGY GROUP CO., LTD.[CN/CN]; No.10 Jiuxianqiao Rd., Chaoyang District, Beijing 100015, CN
Inventors: MIN, Jian; CN
LI, Xiaolong; CN
GAO, Tao; CN
LI, Liangjian; CN
XU, Zhengyin; CN
Agent: TEE & HOWE INTELLECTUAL PROPERTY ATTORNEYS; Yuan CHEN 10th Floor, Tower D, Minsheng Financial Center, 28 Jianguomennei Avenue, Dongcheng District, Beijing 100005, CN
Priority Data:
Title (EN) POLYCRYSTALLINE SILICON THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME, AND DISPLAY APPARATUS
(FR) TRANSISTOR À COUCHES MINCES EN SILICIUM POLYCRISTALLIN ET SON PROCÉDÉ DE FABRICATION, ET APPAREIL D'AFFICHAGE
Abstract: front page image
(EN) A method of fabricating a polycrystalline silicon thin film transistor is provided. The method includes forming an amorphous silicon layer (aSi) on a base substrate having a pattern corresponding to a polycrystalline silicon active layer (LTPS) of the thin film transistor; the amorphous silicon layer (aSi) has a first region (1) corresponding to a source electrode and a drain electrode contact region in the polycrystalline silicon active layer (LTPS) and a second region (2) corresponding to a channel region in the polycrystalline silicon active layer (LTPS); forming a first dopant layer (CD) on a side of the second region (2) distal to the base substrate; forming a second dopant layer (SDD) on a side of the first region (1) distal to the base substrate; and crystallizing the amorphous silicon layer (aSi), the first dopant layer (CD), and the second dopant layer (SDD) to form the polycrystalline silicon active layer (LTPS). The polycrystalline silicon active layer (LTPS) is doped with a dopant of the first dopant layer (CD) in the second region (2) and doped with a dopant of the second dopant layer (SDD) in the first region (1) during the step of crystallizing the amorphous silicon layer (aSi).
(FR) L'invention concerne un procédé de fabrication d'un transistor à couches minces en silicium polycristallin. Le procédé consiste à former une couche de silicium amorphe (aSi) sur un substrat de base ayant un motif correspondant à une couche active de silicium polycristallin (LTPS) du transistor à couches minces; la couche de silicium amorphe (aSi) comporte une première région (1) correspondant à une électrode de source et une région de contact d'électrode de drain dans la couche active de silicium polycristallin (LTPS) et une seconde région (2) correspondant à une région de canal dans la couche active de silicium polycristallin (LTPS); à former une première couche de dopant (CD) sur un côté de la seconde région (2) distal par rapport au substrat de base; à former une seconde couche de dopant (SDD) sur un côté de la première région (1) distal par rapport au substrat de base; et à cristalliser la couche de silicium amorphe (aSi), la première couche de dopant (CD), et la seconde couche de dopant (SDD) pour former la couche active de silicium polycristallin (LTPS). La couche active de silicium polycristallin (LTPS) est dopée avec un dopant de la première couche de dopant (CD) dans la seconde région (2) et est dopée avec un dopant de la seconde couche de dopant (SDD) dans la première région (1) pendant l'étape de cristallisation de la couche de silicium amorphe (aSi).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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Publication Language: English (EN)
Filing Language: English (EN)