US2017043269 INSULATED GATE TURN-OFF DEVICE WITH TURN-OFF SCHOTTKY-BARRIER MOSFET

1. (WO2018017946) INSULATED GATE TURN-OFF DEVICE WITH TURN-OFF SCHOTTKY-BARRIER MOSFET

National Phase

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Pub. No.:		WO/2018/017946		International Application No.:		PCT/US2017/043269
Publication Date:		25.01.2018		International Filing Date:		21.07.2017

IPC:

H01L 29/745 (2006.01), H01L 29/08 (2006.01), H01L 29/47 (2006.01), H01L 29/45 (2006.01)

Applicants:

PAKAL TECHNOLOGIES LLC [US/US]; 583 Dolores St. San Francisco, California 94110 (US)

Inventors:

BLANCHARD, Richard A.; (US).
RODOV, Vladimir; (US).
AKIYAMA, Hidenori; (JP).
TWORZYDLO, Woytek; (US)

Agent:

OGONOWSKY, Brian D.; (US)

Priority Data:

62/365,739		22.07.2016		US
15/655,715		20.07.2017		US

Title

(EN) INSULATED GATE TURN-OFF DEVICE WITH TURN-OFF SCHOTTKY-BARRIER MOSFET
(FR) DISPOSITIF DE MISE HORS TENSION À GRILLE ISOLÉE COMPORTANT UN MOSFET DE MISE HORS TENSION À BARRIÈRE DE SCHOTTKY

Abstract:

(EN)An insulated gate turn-off (IGTO) device, formed as a die, has a layered structure including a p+ layer (e.g., a substrate), an n- epi layer, a p-well, vertical insulated gate electrodes formed in the p-well, and n+ regions between the gate electrodes, so that vertical npn and pnp transistors are formed. The device is formed of a matrix of cells. To turn the device on, a positive voltage is applied to the gate electrodes, referenced to the cathode. The cells further contain a vertical p-channel MOSFET, for shorting the base of the npn transistor to its emitter, to turn the npn transistor off when the p-channel MOSFET is turned on by a slight negative voltage applied to the gate. The p-channel MOSFET includes a Schottky source formed in the top surface of the npn transistor emitter.
(FR)L'invention concerne un dispositif de mise hors tension à grille isolée (IGTO), conçu sous forme de puce et qui comporte une structure stratifiée comprenant une couche p+ (p. ex. un substrat), une couche épi n-, une couche de type p, des électrodes de grille isolées verticales formées dans le puits p, et des régions n+ entre les électrodes de grille, de manière à former des transistors npn et pnp verticaux. Le dispositif est constitué d'une matrice de cellules. Pour mettre le dispositif sous tension, une tension positive référencée à la cathode est appliquée aux électrodes de grille. Les cellules contiennent en outre un MOSFET à canal p vertical pour court-circuiter la base du transistor npn vers son émetteur, pour mettre le transistor npn hors tension lorsque le MOSFET à canal p est mis sous tension par une légère tension négative appliquée à la grille. Le MOSFET à canal p comprend une source Schottky formée dans la surface supérieure de l'émetteur du transistor npn.

Designated States:

AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).

Publication Language:	English (EN)
Filing Language:	English (EN)

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