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1. (WO2018017188) BAD COLUMN MANAGEMENT WITH DATA SHUFFLE IN PIPELINE
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Pub. No.:    WO/2018/017188    International Application No.:    PCT/US2017/034887
Publication Date: 25.01.2018 International Filing Date: 28.05.2017
IPC:
G11C 29/00 (2006.01), G11C 7/10 (2006.01)
Applicants: SANDISK TECHNOLOGIES LLC [US/US]; 6900 Dallas Parkway, Suite 325 Plano, Texas 75024 (US)
Inventors: TSAI, Wanfang; (US).
LI, Yan; (US)
Agent: MAGEN, Burt; (US)
Priority Data:
62/364,519 20.07.2016 US
62/365,180 21.07.2016 US
15/458,561 14.03.2017 US
Title (EN) BAD COLUMN MANAGEMENT WITH DATA SHUFFLE IN PIPELINE
(FR) GESTION DES MAUVAISES COLONNES AVEC UN RÉARRANGEMENT ALÉATOIRE DES DONNÉES DANS UN PIPELINE
Abstract: front page image
(EN)Systems and methods for controlling data flow and data alignment using data expand and compress circuitry arranged between a variable data rate bi-directional first in, first out (FIFO) buffer and one or more memory arrays to compensate for bad column locations within the one or more memory arrays are described. The bi-directional FIFO may have a variable data rate with the array side and a fixed data rate with a serializer/deserializer (SERDES) circuit that drives input/output (I/O) circuitry. The data expand and compress circuitry may pack and unpack data and then align the data passing between the one or more memory arrays and the bi-directional FIFO using a temporary buffer, data shuffling logic, and selective pipeline stalls.
(FR)L'invention porte sur des systèmes et des procédés pour contrôler un flux de données et un alignement de données à l'aide de circuits d'extension et de compression de données disposés entre un tampon premier entré, premier sorti (FIFO) bidirectionnel à débit de données variable et une ou plusieurs matrices de mémoire pour compenser les mauvais emplacements de colonnes à l'intérieur d'une ou de plusieurs matrices de mémoire. Le FIFO bidirectionnel peut avoir un débit de données variable avec le côté réseau et un débit de données fixe avec un circuit sérialiseur /désérialiseur (SERDES) qui entraîne des circuits d'entrée/sortie (I/O). Les circuits de décompression et de compression de données peuvent grouper et dégrouper des données puis aligner les données passant entre une ou plusieurs matrices de mémoire et le FIFO bidirectionnel à l'aide d'un tampon temporaire, d'une logique de réarrangement de données et des compartiments de pipeline sélectifs.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)