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1. (WO2018017181) THREE-DIMENSIONAL MEMORY DEVICE WITH SELECT TRANSISTOR HAVING CHARGE TRAPPING GATE DIELECTRIC LAYER AND METHODS OF MAKING AND OPERATING THEREOF
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.:    WO/2018/017181    International Application No.:    PCT/US2017/032727
Publication Date: 25.01.2018 International Filing Date: 15.05.2017
IPC:
H01L 27/1157 (2017.01), H01L 27/11582 (2017.01)
Applicants: SANDISK TECHNOLOGIES LLC [US/US]; 6900 North Dallas Parkway Suite 325 Plano, Texas 75024 (US)
Inventors: BARASKAR, Ashish; (US).
ZHANG, Yanli; (US).
PANG, Liang; (US).
LU, Ching-Huang; (US).
BAENNINGER, Matthias; (US).
DONG, Yingda; (US)
Agent: RADOMSKY, Leon; (US).
COHN, Joanna; (US).
CONNOR, David; (US).
GAUL, Allison; (US).
GAYOSO, Tony; (US).
GEMMEL, Elizabeth; (US).
GERETY, Todd; (US).
GILL, Matthew; (US).
GREGORY, Shaun D.; (US).
HANSEN, Robert; (US).
HUANG, Stephen; (US).
HYAMS, David; (US).
JOHNSON, Timothy; (US).
MAZAHERY, Benjamin; (US).
MURPHY, Timothy; (US).
NGUYEN, Jaqueline; (US).
O'BRIEN, Michelle; (US).
PARK, Byeongju; (US).
RUTT, Steven; (US).
SIMON, Phyllis; (US).
SULSKY, Martin; (US)
Priority Data:
15/215,080 20.07.2016 US
Title (EN) THREE-DIMENSIONAL MEMORY DEVICE WITH SELECT TRANSISTOR HAVING CHARGE TRAPPING GATE DIELECTRIC LAYER AND METHODS OF MAKING AND OPERATING THEREOF
(FR) DISPOSITIF DE MÉMOIRE TRIDIMENSIONNELLE À TRANSISTOR DE SÉLECTION COMPRENANT UNE COUCHE DIÉLECTRIQUE DE GRILLE DE PIÉGEAGE DE CHARGE ET SES PROCÉDÉS DE FABRICATION ET D'UTILISATION
Abstract: front page image
(EN)A gate dielectric layer including a tunneling gate dielectric layer, a charge trapping gate dielectric layer, and a cap gate dielectric layer is formed on a horizontal semiconductor channel. An alternating stack of insulating layers and spacer material layers is formed over the gate dielectric layer. The spacer material layers are formed as, or are subsequently replaced with, electrically conducive layers. Memory stack structures are formed through the alternating stack and the gate dielectric layer. Electrical charges can be injected into the charge trapping gate dielectric layer from the horizontal semiconductor channel to program the threshold voltage of a select field effect transistor employing a bottommost electrically conductive layer as a select gate electrode. The programmable threshold voltage can be advantageously employed to provide enhanced electrical isolation among word lines.
(FR)L'invention concerne une couche diélectrique de grille qui comprend une couche diélectrique de grille à effet tunnel, une couche diélectrique de grille de piégeage de charge et une couche diélectrique de grille de couverture, et qui est formée sur un canal à semi-conducteur horizontal. Un empilement alterné de couches isolantes et de couches de matériau d'espacement est formé sur la couche diélectrique de grille. Les couches de matériau d'espacement sont formées comme des couches électriquement conductrices, ou sont remplacées par la suite par des couches électriquement conductrices. Des structures d'empilement de mémoire sont formées par le biais de l'empilement alterné et de la couche diélectrique de grille. Des charges électriques peuvent être injectées dans la couche diélectrique de grille de piégeage de charge, à partir du canal à semi-conducteur horizontal, pour programmer la tension de seuil d'un transistor à effet de champ de sélection utilisant une couche électriquement conductrice la plus basse en tant qu'électrode grille de sélection. La tension de seuil programmable peut être avantageusement utilisée pour assurer une isolation électrique améliorée entre les lignes de mots.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)