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1. (WO2018015924) GATE DRIVE CIRCUIT FOR POWER CONVERSION APPARATUS
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Pub. No.: WO/2018/015924 International Application No.: PCT/IB2017/054410
Publication Date: 25.01.2018 International Filing Date: 20.07.2017
IPC:
H03K 17/16 (2006.01) ,H02M 1/08 (2006.01)
Applicants: HELLA GMBH & CO. KGAA[DE/DE]; Rixbecker Straße 75 59552 Lippstadt, DE
Inventors: LU, Juncheng; US
BAI, Hua; US
Priority Data:
15/287,14406.10.2016US
62/365,15721.07.2016US
Title (EN) GATE DRIVE CIRCUIT FOR POWER CONVERSION APPARATUS
(FR) CIRCUIT D'ATTAQUE DE GRILLE POUR APPAREIL DE CONVERSION DE PUISSANCE
Abstract: front page image
(EN) An apparatus includes a gate drive circuit and a GaN HEMT switch where the gate drive circuit has a gate drive output to produce a gate drive signal in response to a gate control signal. The switch has a gate connected to the gate drive circuit through a gate drive resistor. The gate drive circuit includes a NPN (or NMOS) turn-on transistor and a PNP (or PMOS) turn-off transistor. The gate drive circuit includes a turn-on resistor with a first resistance coupled to the turn-on transistor and a turn-off resistor with a second resistance coupled to the turn-off transistor. The turn-on and turn-off transistors, gate drive resistor, the switching device, but not the turn-on and turn-off resistors are disposed in an integrated circuit to reduce a gate-drive loop inductance. The first and second resistances can be different to adjust the turn-on and turn-off speeds of the switching device.
(FR) Un appareil comprend un circuit d'attaque de grille et un commutateur de transistor HEMT à base de GaN, le circuit d'attaque de grille présentant une sortie d'attaque de grille pour produire un signal d'attaque de grille en réponse à un signal de commande de grille. Le commutateur comporte une grille connectée au circuit d'attaque de grille par l'intermédiaire d'une résistance d'attaque de grille. Le circuit d'attaque de grille comprend un transistor de mise sous tension NPN (ou NMOS) et un transistor de mise hors tension PNP (ou PMOS). Le circuit d'attaque de grille comprend une résistance de mise sous tension dotée d'une première résistance couplée au transistor de mise sous tension et une résistance de mise hors tension dotée d'une seconde résistance couplée au transistor de mise hors tension. Les transistors de mise sous tension et de mise hors tension, la résistance d'attaque de grille, le dispositif de commutation, mais pas les résistances de mise sous tension et de mise hors tension, sont disposées dans un circuit intégré afin de réduire l'inductance de boucle d'attaque de grille. Les première et seconde résistances peuvent être différentes pour ajuster les vitesses de mise sous tension et de mise hors tension du dispositif de commutation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)