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1. (WO2018013311) PACKAGE WITH PASSIVATED INTERCONNECTS
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Pub. No.:    WO/2018/013311    International Application No.:    PCT/US2017/038656
Publication Date: 18.01.2018 International Filing Date: 22.06.2017
IPC:
H01L 23/485 (2006.01), H01L 23/48 (2006.01), H01L 23/31 (2006.01), H01L 25/065 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: BOYAPATI, Sri Ranga Sai; (US).
MANEPALLI, Rahul N.; (US).
SENEVIRATNE, Dilan; (US).
PIETAMBARAM, Srinivas V.; (US).
DARMAWIKARTA, Kristof; (US).
MAY, Robert Alan; (US).
SALAMA, Islam A.; (US)
Agent: GRIFFIN, Malvern U., III.; (US).
ZOGAIB, Nash M.; (US).
BRANSON, Joshua W.; (US).
CHAN, Christopher J.; (US)
Priority Data:
15/208,313 12.07.2016 US
Title (EN) PACKAGE WITH PASSIVATED INTERCONNECTS
(FR) BOÎTIER À INTERCONNEXIONS PASSIVÉES
Abstract: front page image
(EN)The passivation layer may be any suitable dielectric material that may overlie a build-up dielectric layer and metal traces of an interconnect layer in a semiconductor package. Via holes may be formed in the build-up dielectric and the passivation layer may be removed from the bottom of the via hole. By removing the passivation layer at the bottom of the via hole, any residual build-up dielectric may also be removed from the bottom of the via hole. Thus removal of the residual build-up dielectric may not require a desmear process that would otherwise roughen metal and/or dielectric surfaces. The resulting smoother metal and/or dielectric surfaces enabled by the use of the passivation layer may allow greater process latitude and/or flexibility to fabricate relatively smaller dimensional interconnect features and/or relatively improved signaling frequency and integrity.
(FR)La couche de passivation peut être n'importe quel matériau diélectrique approprié qui peut recouvrir une couche diélectrique d'accumulation et des traces métalliques d'une couche d'interconnexion dans un boîtier à semi-conducteurs. Des trous d'interconnexion peuvent être formés dans le diélectrique d'accumulation et la couche de passivation peut être retirée du fond du trou d'interconnexion. En retirant la couche de passivation au fond du trou d'interconnexion, tout diélectrique résiduel d'accumulation peut également être retiré du fond du trou d'interconnexion. Ainsi, le retrait du diélectrique d'accumulation résiduelle peut ne pas nécessiter un procédé de décapage qui pourrait rendre les surfaces métalliques et/ou diélectriques autrement rugueuses. Les surfaces métalliques et/ou diélectriques plus lisses obtenues par l'utilisation de la couche de passivation peuvent permettre une plus grande latitude de traitement et/ou une plus grande flexibilité pour fabriquer des caractéristiques d'interconnexion dimensionnelles relativement plus petites et/ou une fréquence et une intégrité de signalisation relativement améliorées.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)