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1. (WO2018012241) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
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Pub. No.:    WO/2018/012241    International Application No.:    PCT/JP2017/023023
Publication Date: 18.01.2018 International Filing Date: 22.06.2017
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/12 (2006.01)
Applicants: MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventors: NOGUCHI Munetaka; (JP).
IWAMATSU Toshiaki; (JP)
Agent: YOSHITAKE Hidetoshi; (JP).
ARITA Takahiro; (JP)
Priority Data:
2016-139247 14.07.2016 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)The present invention relates to a semiconductor device and is provided with: a first semiconductor layer which is disposed on a first main surface of a semiconductor substrate; a plurality of first semiconductor regions which are selectively formed in the upper part of the semiconductor layer; second semiconductor regions which are selectively formed in the upper parts of the first semiconductor regions; a second semiconductor layer which is disposed on a JFET region that is a region of the first semiconductor layer between the first semiconductor regions, and which covers at least a part of the JFET region; a gate insulating film which covers the first semiconductor regions and the second semiconductor layer; a gate electrode which is disposed on the gate insulating film; an interlayer insulating film which covers the gate electrode and the gate insulating film; a contact hole which penetrates through the gate insulating film and the interlayer insulating film, and which has at least the second semiconductor regions exposed in the bottom; a first main electrode which is disposed on the interlayer insulating film and is electrically connected to the second semiconductor regions through the contact hole; and a second main electrode which is disposed on a second main surface of the semiconductor substrate.
(FR)La présente invention concerne un dispositif à semi-conducteur et comporte : une première couche semi-conductrice qui est disposée sur une première surface principale d'un substrat semi-conducteur; une pluralité de premières régions semi-conductrices qui sont formées sélectivement dans la partie supérieure de la couche semi-conductrice; des secondes régions semi-conductrices qui sont formées sélectivement dans les parties supérieures des premières régions semi-conductrices; une seconde couche semi-conductrice qui est disposée sur une région JFET qui est une région de la première couche semi-conductrice entre les premières régions semi-conductrices, et qui recouvre au moins une partie de la région JFET; un film d'isolation de grille qui recouvre les premières régions semi-conductrices et la seconde couche de semi-conducteur; une électrode de grille qui est disposée sur le film d'isolation de grille; un film d'isolation intercouche qui recouvre l'électrode de grille et le film d'isolation de grille; un trou de contact qui pénètre à travers le film d'isolation de grille et le film d'isolation intercouche, et qui possède au moins les secondes régions semi-conductrices exposées dans le fond; une première électrode principale qui est disposée sur le film isolant intercouche et qui est électriquement connectée aux secondes régions semi-conductrices par l'intermédiaire du trou de contact; et une seconde électrode principale qui est disposée sur une seconde surface principale du substrat semi-conducteur.
(JA)本発明は半導体装置に関し、半導体基板の第1の主面上に配設された第1の半導体層と、半導体層の上層部に選択的に複数設けられた第1の半導体領域と、第1の半導体領域の上層部に選択的に設けられた第2の半導体領域と、第1の半導体層の第1の半導体領域間に対応するJFET領域上に配置され、JFET領域の少なくとも一部を覆う第2の半導体層と、第1の半導体領域上、第2の半導体層上を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極、ゲート絶縁膜を覆う層間絶縁膜と、ゲート絶縁膜および層間絶縁膜を貫通して、その底部に少なくとも第2の半導体領域が露出するコンタクトホールと、層間絶縁膜上に設けられ、コンタクトホールを介して第2の半導体領域と電気的に接続される第1の主電極と、半導体基板の第2の主面上に配設された第2の主電極とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)