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1. (WO2018010214) METHOD FOR MANUFACTURING METAL OXIDE THIN FILM TRANSISTOR ARRAY SUBSTRATE
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Pub. No.:    WO/2018/010214    International Application No.:    PCT/CN2016/091824
Publication Date: 18.01.2018 International Filing Date: 27.07.2016
IPC:
H01L 21/26 (2006.01), H01L 21/268 (2006.01), H01L 21/28 (2006.01), H01L 21/34 (2006.01), H01L 21/84 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No.9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132 (CN)
Inventors: XIANG, Zhouyi; (CN)
Agent: COMIPS INTELLECTUAL PROPERTY OFFICE; Room 15E, Shenkan Building, Shangbu Zhong Road, Futian District Shenzhen, Guangdong 518028 (CN)
Priority Data:
201610550800.X 13.07.2016 CN
Title (EN) METHOD FOR MANUFACTURING METAL OXIDE THIN FILM TRANSISTOR ARRAY SUBSTRATE
(FR) PROCÉDÉ DE FABRICATION D'UN SUBSTRAT MATRICIEL DE TRANSISTORS À COUCHE MINCE D'OXYDE MÉTALLIQUE
(ZH) 金属氧化物薄膜晶体管阵列基板的制作方法
Abstract: front page image
(EN)The present invention provides a method for manufacturing a metal oxide thin film transistor array substrate. The thin film transistor adopts a top-gate coplanar structure, which can effectively reduce stray capacitance; an active layer, an insulating layer, and an exposed area of the active layer after a gate metal layer is patterned are processed by illumination twice, to overcome the defect of a low-temperature deposited film, increase carrier concentration in a channel region, and enhance the electrical conductivity of a contact region between a source and a drain; therefore, the contact resistance between the source and the active layer and between the drain and the active layer is lowered, the mobility and the current on/off ratio are improved, and the electrical property of the thin film transistor is further improved.
(FR)La présente invention concerne un procédé de fabrication d'un substrat matriciel de transistors à couche mince d'oxyde métallique. Le transistor à couche mince adopte une structure coplanaire à grille supérieure qui permet de réduire efficacement la capacité parasite. Une couche active, une couche d'isolation, et une zone exposée de la couche active, après la formation d'un motif sur une couche métallique de grille, sont soumises à deux reprises à un traitement par éclairage afin de palier le défaut d'un film déposé à basse température, d'augmenter la concentration en porteurs dans une région de canal, et d'améliorer la conductivité électrique d'une région de contact entre une source et un drain. Par conséquent, la résistance de contact entre la source et la couche active et entre le drain et la couche active est abaissée, la mobilité et le rapport marche/arrêt du courant sont améliorés, et la propriété électrique du transistor à couche mince est encore améliorée.
(ZH)本发明提供一种金属氧化物薄膜晶体管阵列基板的制作方法,薄膜晶体管采用顶栅共面结构,能够有效降低寄生电容,并利用两次光照的方法分别处理有源层、绝缘层与栅极金属层图案化后有源层暴露的区域,来改善低温沉积膜的缺陷,增加沟道区的载流子浓度,增强源、漏极接触区导电性,从而降低了源、漏极与有源层的接触电阻,提高了迁移率和电流开关比,进而提高了薄膜晶体管的电性。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)