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1. (WO2018009298) IMPROVED TIMING CIRCUIT FOR MEMORIES
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Pub. No.: WO/2018/009298 International Application No.: PCT/US2017/036365
Publication Date: 11.01.2018 International Filing Date: 07.06.2017
Chapter 2 Demand Filed: 12.03.2018
IPC:
G11C 7/22 (2006.01)
Applicants: QUALCOMM INCORPORATED[US/US]; ATTEN: International IP Administration 5775 Morehouse Drive San Diego, California, US 92121-1714, US
Inventors: GHOSH, Sonia; US
JUNG, Changho; US
Agent: GELFOUND, Craig A.; US
HODGES, Jonas J.; US
HARRIMAN, John D.; US
BINDSEIL, James; US
Priority Data:
15/206,01808.07.2016US
Title (EN) IMPROVED TIMING CIRCUIT FOR MEMORIES
(FR) CIRCUIT DE SYNCHRONISATION AMÉLIORÉ POUR MÉMOIRES
Abstract: front page image
(EN) A memory is presented. The memory includes a plurality of memory cells, a wordline coupled to the plurality of memory cells, a sense amplifier coupled to one of the plurality of memory cells, and a timing circuit configured to enable the sense amplifier. The timing circuit includes a delay stage and a dummy wordline. The dummy wordline is configured to emulate at least one portion of the wordline. An apparatus is presented. The apparatus include a first memory having a first wordline coupled to a first number of memory cells. A second memory having a second wordline coupled to a second number of memory cells. Each of the first memory and the second memory includes a timing circuit to enable a memory operation. The timing circuit includes a delay stage corresponding to loading of a third number of memory cells. The third number is different from the first number.
(FR) L'invention concerne une mémoire. La mémoire comprend une pluralité de cellules de mémoire, une ligne de mots couplée à la pluralité de cellules de mémoire, un amplificateur de détection couplé à l'une de la pluralité de cellules de mémoire, et un circuit de synchronisation configuré pour activer l'amplificateur de détection. Le circuit de synchronisation comprend un étage de retard et une ligne de mots fictive. La ligne de mots fictive est configurée pour émuler au moins une partie de la ligne de mots. La présente invention concerne un appareil. L'appareil comprend une première mémoire ayant une première ligne de mots couplée à un premier nombre de cellules de mémoire. Une seconde mémoire possède une seconde ligne de mots couplée à un second nombre de cellules de mémoire. Chacune de la première mémoire et de la seconde mémoire comprend un circuit de synchronisation pour permettre une opération de mémoire. Le circuit de synchronisation comprend un étage de retard correspondant au chargement d'un troisième nombre de cellules de mémoire. Le troisième nombre est différent du premier.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)