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1. (WO2018005516) ACCELERATED I3C MASTER STOP
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Pub. No.:    WO/2018/005516    International Application No.:    PCT/US2017/039533
Publication Date: 04.01.2018 International Filing Date: 27.06.2017
Chapter 2 Demand Filed:    12.01.2018    
IPC:
G06F 13/42 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714 (US)
Inventors: PITIGOI-ARON, Radu; (US)
Agent: SMYTH, Anthony; (US)
Priority Data:
62/355,870 28.06.2016 US
62/524,464 23.06.2017 US
15/633,658 26.06.2017 US
Title (EN) ACCELERATED I3C MASTER STOP
(FR) MISE À L'ARRÊT ACCÉLÉRÉE D'UN DISPOSITIF MAÎTRE AU PROTOCOLE I3C
Abstract: front page image
(EN)Systems, methods, and apparatus for communication over a serial bus in accordance with an I3C protocol are described. A method performed at a master device includes causing a line driver to enter a high-impedance mode of operation, and receiving data from the serial bus. When a data line of the serial bus is in a high voltage state while a last bit of a data byte is being transmitted, the line may be configured for an open-drain mode of operation, and transmitting a START condition on the serial bus while the last bit of the data byte is being transmitted. When a plurality of data bytes is sequentially transmitted with last bits that cause a low voltage state, the line may be configured for an open-drain mode of operation, and transmitting a START condition on the serial bus after the last bit of the data byte is being transmitted.
(FR)L'invention concerne des systèmes, des procédés et un appareil de communication sur un bus série selon un protocole I3C. Un procédé exécuté au niveau d'un dispositif maître comprend les étapes consistant à : faire passer un amplificateur de ligne en un mode de fonctionnement à forte impédance ; et recevoir des données provenant du bus série. Lorsqu'une ligne de données du bus série est dans un état à haute tension pendant la transmission du dernier bit d'un octet de données, la ligne peut être conçue pour un mode de fonctionnement à drain ouvert et elle peut transmettre une condition de DÉMARRAGE sur le bus série pendant la transmission du dernier bit de l'octet de données. Lorsqu'une pluralité d'octets de données est transmise séquentiellement alors que les derniers bits provoquent un état de basse tension, la ligne peut être conçue pour un mode de fonctionnement à drain ouvert et elle peut transmettre une condition de DÉMARRAGE sur le bus série après la transmission du dernier bit de l'octet de données.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)