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1. (WO2018005132) SYSTEMS AND METHODS OF USING Z-LAYER CONTEXT IN LOGIC AND HOT SPOT INSPECTION FOR SENSITIVITY IMPROVEMENT AND NUISANCE SUPPRESSION
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Pub. No.: WO/2018/005132 International Application No.: PCT/US2017/037934
Publication Date: 04.01.2018 International Filing Date: 16.06.2017
IPC:
H01L 21/66 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
66
Testing or measuring during manufacture or treatment
Applicants: KLA-TENCOR CORPORATION[US/US]; Legal Department One Technology Drive Milpitas, California 95035, US
Inventors: PERALI, Pavan (Kumar); US
LEE, Hucheng; US
Agent: MCANDREWS, Kevin; US
MORRIS, Elizabeth M. N.; US
Priority Data:
15/600,78421.05.2017US
62/356,49929.06.2016US
Title (EN) SYSTEMS AND METHODS OF USING Z-LAYER CONTEXT IN LOGIC AND HOT SPOT INSPECTION FOR SENSITIVITY IMPROVEMENT AND NUISANCE SUPPRESSION
(FR) SYSTÈMES ET PROCÉDÉS D'UTILISATION DU CONTEXTE DE COUCHES Z EN INSPECTION DE CIRCUIT LOGIQUE ET DE POINTS CHAUDS POUR AMÉLIORATION DE LA SENSIBILITÉ ET SUPPRESSION DE LA NUISANCE
Abstract:
(EN) Systems and methods for removing nuisance data from a defect scan of a wafer are disclosed. A processor receives a design file corresponding to a wafer having one or more z-layers. The processor receives critical areas of the wafer and instructs a subsystem to capture corresponding images of the wafer. Defect locations are received and the design file is aligned with the defect locations. Nuisance data is identified using the potential defect location and the one or more z-layers of the aligned design file. The processor then removes the identified nuisance data from the one or more potential defect locations.
(FR) L'invention porte sur des systèmes et des procédés d'élimination de données de nuisance dans un examen de défauts d'une tranche. Un processeur reçoit un fichier de conception correspondant à une tranche comportant une ou plusieurs couches z. Le processeur reçoit des zones critiques de la tranche et ordonne à un sous-système de capturer des images correspondantes de la tranche. Des emplacements de défauts sont reçus et le fichier de conception est aligné avec les emplacements de défauts. Des données de nuisance sont identifiées à l'aide d'un emplacement de défaut potentiel et de la ou des couches z du fichier de conception aligné. Le processeur élimine ensuite les données de nuisance identifiées du ou des emplacements de défauts potentiels.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)