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1. (WO2018005036) BLOCK OPERATIONS FOR AN IMAGE PROCESSOR HAVING A TWO- DIMENSIONAL EXECUTION LANE ARRAY AND A TWO-DIMENSIONAL SHIFT REGISTER
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Pub. No.: WO/2018/005036 International Application No.: PCT/US2017/036563
Publication Date: 04.01.2018 International Filing Date: 08.06.2017
IPC:
G06T 1/20 (2006.01)
Applicants: GOOGLE LLC[US/US]; 1600 Amphitheatre Parkway Mountain View, California 94043, US
Inventors: MEIXNER, Albert; US
FINCHELSTEIN, Daniel Frederic; US
PATTERSON, David; US
MARK, William R.; US
REDGRAVE, Jason Rupert; US
SHACHAM, Ofer; US
Agent: GRAF, Iulia; US
Priority Data:
15/201,23701.07.2016US
Title (EN) BLOCK OPERATIONS FOR AN IMAGE PROCESSOR HAVING A TWO- DIMENSIONAL EXECUTION LANE ARRAY AND A TWO-DIMENSIONAL SHIFT REGISTER
(FR) OPÉRATIONS EN BLOC POUR UN PROCESSEUR D'IMAGES AYANT UN RÉSEAU BIDIMENSIONNEL DE VOIES D'EXÉCUTION ET UN REGISTRE À DÉCALAGE BIDIMENSIONNEL
Abstract: front page image
(EN) A method is described that includes, on an image processor having a two dimensional execution lane array and a two dimensional shift register array, repeatedly shifting first content of multiple rows or columns of the two dimensional shift register array and repeatedly executing at least one instruction between shifts that operates on the shifted first content and/or second content that is resident in respective locations of the two dimensional shift register array that the shifted first content has been shifted into.
(FR) La présente invention concerne un procédé qui consiste, sur un processeur d'images ayant un réseau bidimensionnel de voies d'exécution et un réseau bidimensionnel de registres à décalage, à décaler à plusieurs reprises un premier contenu de multiples lignes ou colonnes du réseau bidimensionnel de registres à décalage et à exécuter à plusieurs reprises au moins une instruction entre des décalages qui agit sur le premier contenu décalé et/ou le second contenu décalé résidant dans des emplacements respectifs du réseau bidimensionnel de registres à décalage dans lequel le premier contenu décalé a été décalé.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)