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1. (WO2018004972) ARCHITECTURAL REGISTER REPLACEMENT FOR INSTRUCTIONS THAT USE MULTIPLE ARCHITECTURAL REGISTERS
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Pub. No.:    WO/2018/004972    International Application No.:    PCT/US2017/035407
Publication Date: 04.01.2018 International Filing Date: 01.06.2017
IPC:
G06F 9/30 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: CHARNEY, Mark J.; (US).
VALENTINE, Robert; (IL).
GIRKAR, Milind B.; (US).
JHA, Ashish; (US).
TOLL, Bret L.; (US).
OULD-AHMED-VALL, Elmoustapha; (US).
CORBAL SAN ADRIAN, Jesus; (ES).
BRANDT, Jason W.; (US)
Agent: VECCHIA, Brent E.; (US)
Priority Data:
15/201,310 01.07.2016 US
Title (EN) ARCHITECTURAL REGISTER REPLACEMENT FOR INSTRUCTIONS THAT USE MULTIPLE ARCHITECTURAL REGISTERS
(FR) REMPLACEMENT DE REGISTRES ARCHITECTURAUX POUR DES INSTRUCTIONS UTILISANT DES REGISTRES ARCHITECTURAUX MULTIPLES
Abstract: front page image
(EN)A processor of an aspect includes a decode unit to decode an instruction. The instruction is to explicitly specify a first architectural register and is to implicitly indicate at least a second architectural register. The second architectural register is implicitly to be at a higher register number than the first architectural register. The processor also includes an architectural register replacement unit coupled with the decode unit. The architectural register replacement unit is to replace the first architectural register with a third architectural register, and is to replace the second architectural register with a fourth architectural register. The third architectural register is to be at a lower register number than the first architectural register. The fourth architectural register is to be at a lower register number than the second architectural register. Other processors are also disclosed, as are methods and systems.
(FR)L'invention concerne, selon un aspect, un processeur comprenant une unité de décodage servant à décoder une instruction. L'instruction sert à spécifier explicitement un premier registre architectural et à indiquer implicitement au moins un deuxième registre architectural. Le deuxième registre architectural est appelé implicitement à se situer à un numéro de registre plus élevé que celui du premier registre architectural. Le processeur comprend également une unité de remplacement de registres architecturaux couplée à l'unité de décodage. L'unité de remplacement de registres architecturaux sert à remplacer le premier registre architectural par un troisième registre architectural, et à remplacer le deuxième registre architectural par un quatrième registre architectural. Le troisième registre architectural est appelé à se situer à un numéro de registre plus bas que celui du premier registre architectural. Le quatrième registre architectural est appelé à se situer à un numéro de registre plus bas que celui du deuxième registre architectural. D'autres processeurs sont également décrits, ainsi que des procédés et des systèmes.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)