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1. (WO2018004959) METHOD AND LOGIC FOR MAINTAINING PERFORMANCE COUNTERS WITH DYNAMIC FREQUENCIES
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Pub. No.:    WO/2018/004959    International Application No.:    PCT/US2017/035257
Publication Date: 04.01.2018 International Filing Date: 31.05.2017
IPC:
G06F 9/30 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054-1549 (US)
Inventors: YASIN, Ahmad; (IL).
PARDO-FRIDMAN, Eti; (IL).
LEVY, Ofer; (IL)
Agent: KOMENDA, J. Kyle; (US)
Priority Data:
15/200,326 01.07.2016 US
Title (EN) METHOD AND LOGIC FOR MAINTAINING PERFORMANCE COUNTERS WITH DYNAMIC FREQUENCIES
(FR) PROCÉDÉ ET LOGIQUE DE MAINTIEN DES COMPTEURS DE PERFORMANCE À FRÉQUENCES DYNAMIQUES
Abstract: front page image
(EN)A processor includes a front end including circuitry to decode an instruction from an instruction stream and a core including circuitry to process the instruction. The core includes an execution pipeline, a dynamic core frequency logic unit, and a counter compensation logic unit. The execution pipeline includes circuitry to execute the instruction. The dynamic core frequency logic unit includes circuitry to squash a clock of the core to reduce a core frequency. The clock may not be visible to software. The counter compensation logic unit includes circuitry to adjust a performance counter increment associated with a performance counter based on at least the dynamic core frequency logic unit circuitry to squash a clock of the core to reduce a core frequency.
(FR)Selon la présente invention, un processeur comprend une extrémité avant comprenant un circuit servant à décoder une instruction provenant d'un flux d'instruction et un noyau comprenant un circuit servant à traiter l'instruction. Le noyau comprend un pipeline d'exécution, une unité logique à fréquence de noyau dynamique et une unité logique de compensation de compteur. Le pipeline d'exécution comprend un circuit servant à exécuter l'instruction. L'unité logique de fréquence de noyau dynamique comprend un circuit servant à comprimer une horloge du noyau afin de réduire une fréquence de noyau. L'horloge peut ne pas être visible au logiciel. L'unité logique de compensation de compteur comprend un circuit servant à régler un incrément de compteur de performance associé à un compteur de performance sur la base d'au moins le circuit d'unité logique de fréquence de noyau dynamique pour comprimer une horloge du noyau afin de réduire une fréquence de noyau.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)