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1. (WO2018004930) INTEGRATED CIRCUIT PACKAGE ASSEMBLIES INCLUDING A CHIP RECESS
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Pub. No.: WO/2018/004930 International Application No.: PCT/US2017/035047
Publication Date: 04.01.2018 International Filing Date: 30.05.2017
IPC:
H01L 25/07 (2006.01) ,H01L 23/28 (2006.01) ,H01L 21/56 (2006.01) ,H01L 23/522 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventors: SEIDEMANN, Georg; DE
REINGRUBER, Klaus; DE
Agent: HOWARD, James M.; US
Priority Data:
15/199,43430.06.2016US
Title (EN) INTEGRATED CIRCUIT PACKAGE ASSEMBLIES INCLUDING A CHIP RECESS
(FR) ENSEMBLES BOÎTIERS DE CIRCUIT INTÉGRÉ COMPRENANT UN ÉVIDEMENT DE PUCE
Abstract: front page image
(EN) IC package assemblies including a molding compound in which an IC chip surface is recessed relative to the molding compound. Thickness of the IC chip may be reduced relative to its thickness during the molding process. Another IC chip, heat spreader, etc. may then occupy the resultant recess framed by the molding compound to achieve a fine stacking pitch. In some embodiments, a package-on-package (PoP) assembly includes a center-molded IC chip flip-chip-bonded to a first package substrate. A second substrate to which a second IC chip is flip-chip bonded is then electrically coupled to the first substrate by through-molding vias. Within the PoP assembly, the second IC chip may be disposed back-to-back with the center-molded IC chip so as to occupy the recess framed by the molding compound.
(FR) L'invention concerne des ensembles boîtiers de circuit intégré comprenant un composé de moulage dans lequel une surface de puce de circuit intégré est évidée par rapport au composé de moulage. L'épaisseur de la puce de circuit intégré peut être réduite par rapport à son épaisseur pendant le processus de moulage. Une autre puce de circuit intégré, un dissipateur thermique, etc., peuvent alors occuper l'évidement résultant formé par le composé de moulage pour obtenir un pas d'empilement fin. Selon certains modes de réalisation, un ensemble boîtier sur boîtier (PoP) comprend une puce de circuit intégré (CI) moulée en son centre et connectée par billes à un premier substrat de boîtier. Un second substrat sur lequel une seconde puce de circuit intégré est connectée par billes est ensuite électriquement couplé au premier substrat par des trous d'interconnexion à moulage traversant. Dans l'ensemble PoP, la seconde puce de CI peut être disposée dos à dos avec la puce de CI moulée en son centre de manière à occuper l'évidement encadré par le composé de moulage.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)