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1. (WO2018004801) MULTI-LEVEL SYSTEM MEMORY WITH NEAR MEMORY SCRUBBING BASED ON PREDICTED FAR MEMORY IDLE TIME
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Pub. No.: WO/2018/004801 International Application No.: PCT/US2017/029175
Publication Date: 04.01.2018 International Filing Date: 24.04.2017
IPC:
G06F 13/16 (2006.01) ,G06F 12/084 (2016.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors: WANG, Zhe; US
WILKERSON, Christopher B.; US
CHISHTI, Zeshan A.; US
Agent: O'ROURKE, Robert B.; US
O'ROURKE, Robert B.; US
VINCENT, Lester J.; US
BERNADICOU, Michael A.; US
Priority Data:
15/193,95227.06.2016US
Title (EN) MULTI-LEVEL SYSTEM MEMORY WITH NEAR MEMORY SCRUBBING BASED ON PREDICTED FAR MEMORY IDLE TIME
(FR) MÉMOIRE SYSTÈME MULTI-NIVEAUX AVEC NETTOYAGE D'UNE MÉMOIRE PROCHE BASÉ SUR LE TEMPS D'INACTIVITÉ PRÉDIT D'UNE MÉMOIRE DISTANTE
Abstract: front page image
(EN) An apparatus is described that includes a memory controller to interface to a multi-level system memory. The memory controller includes least recently used (LRU) circuitry to keep track of least recently used cache lines kept in a higher level of the multi-level system memory. The memory controller also includes idle time predictor circuitry to predict idle times of a lower level of the multi-level system memory. The memory controller is to write one or more lesser used cache lines from the higher level of the multi-level system memory to the lower level of the multi-level system memory in response to the idle time predictor circuitry indicating that an observed idle time of the lower level of the multi-level system memory is expected to be long enough to accommodate the write of the one or more lesser used cache lines from the higher level of the multi-level system memory to the lower level of the multi-level system memory.
(FR) L'invention concerne un appareil comprenant un contrôleur de mémoire permettant de s'interfacer avec une mémoire système multi-niveaux. Le contrôleur de mémoire comprend des circuits les moins récemment utilisés (LRU) afin de garder une trace des lignes de mémoire cache les moins récemment utilisées dans un niveau supérieur de la mémoire système multi-niveaux. Le contrôleur de mémoire comprend également un circuit de prédiction de temps d’inactivité pour prédire les temps d’inactivité d'un niveau inférieur de la mémoire système multi-niveaux. Le contrôleur de mémoire est conçu pour écrire une ou plusieurs lignes de mémoire cache moins utilisées depuis le niveau supérieur de la mémoire système multi-niveaux vers le niveau inférieur de la mémoire système multi-niveaux en réponse au fait que le circuit de prédiction de temps d’inactivité indique qu'un temps d’inactivité observé du niveau inférieur de la mémoire système multi-niveaux est supposé être suffisamment long pour permettre l'écriture de la ligne ou des lignes de mémoire cache moins utilisées depuis le niveau supérieur de la mémoire système multi-niveaux vers le niveau inférieur de la mémoire système multi-niveaux.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)